Chương 2 PHÂN TÍCH, THIẾT KẾ CÁC MODULE SUY HAO VÀ DỊCH PHA ĐA TẦNG CHO CÁC HỆ THỐNG THÔNG TIN SUB-6 GHz
2.2 Thiết kế mạch suy hao đa tầng cho hệ thống thông tin sub-6 GHz
2.2.1 Cơ sở lý thuyết và yêu cầu kĩ thuật cho mạch suy hao đa tầng
Đặt trong bối cảnh hệ thống phase array, mạch suy hao phải được thiết kế với nhiều mức điều khiển giúp biên độ của tín hiệu có thể thay đổi một cách linh động. Về yêu cầu kĩ thuật, nghiên cứu thực hiện khảo sát thông số các con chip trên thị trường và đưa ra bộ yêu cầu thông số kĩ thuật như sau.
Bảng 2-1 Yêu cầu kĩ thuật với chip suy hao
No Thông số Units Min Typ Max
1 Operating frequency range GHz 2 4 6
2 Insertion Loss (IL) dB 4.3 4.5
3 Attenuation Range dB 0 31.5
4 Attenuation Step dB 0.5
5 Attenuation Accuracy dB ±(0.4+4% of state) 6 Phase Variation over all states deg 10
7 RMS Attenuation error dB 0.3
8 Input Return Loss (IRL) dB 10 12
9 Output Return Loss (ORL) dB 15 17
10 Interface condition Zo=50 Ω
Dựa trên yêu cầu về độ suy hao tối đa và độ mịn của mỗi lần chuyển trạng thái, số bit điều khiển cần thiết kế là 6 bits tương ứng với 6 tầng suy hao lần lượt là 0.5 dB; 1 dB; 2 dB; 4 dB; 8 dB và 16 dB. Với 6 bits điều khiển, tổng cộng có 26 = 64 trạng thái suy hao.
Độ suy hao lớn nhất đạt được là 31.5 dB, và độ suy hao nhỏ nhất là 0.5 dB, tuy nhiên trong thực tế tổn hao tín hiệu đến từ sự phi lý tưởng của các linh kiện, do đó tối ưu để giảm thiểu lượng tổn hao này là ưu tiên hàng đầu, khảo sát các chip thương mại thì độ tổn hao tối đa là 4.5 dB. Ngoài ra chức năng chính của mạch suy hao là điều khiển biên độ tín hiệu cần truyền, do đó độ lệch pha gây ra bởi mạch suy hao cũng cần được tối ưu nhỏ nhất có thể. Khảo sát các bài báo hiện nay, với mạch suy hao passive có tổng cộng bốn loại cấu trúc [5], được thể hiện trong Hình 2-2.
Nguyễn Hữu Luân
Tlin1 Tlin2 Tlinn-1 Tlinn
Rp
Through
Resistive network
Through
Resistive network Rp
In Out
In
Out
In Out
Vctrl NVctrl
R1 R2
R3 RL
RL M1
M2
M1
RL
R1
R2 R3
RL RL
In Out
Vctrl NVctrl
(a)
(b)
(c) (d)
Hình 2-2 Một số cấu trúc thường gặp của mạch DSA. (a) cấu trúc phân tán, (b) cấu trúc Switched-path, (c) Cấu trúc Switched loại T và(d) cấu trúc swithced loại 𝛑
Cấu trúc phân tán (distributed) sử dụng lý thuyết của các đường dây truyền sóng, kết hợp với các tải varistor, có ưu điểm về băng thông rộng, và độ tổn hao nhỏ nhất do không chứa linh kiện trên đường tín hiệu chính. Tuy nhiên giá trị suy hao lớn nhất mà cấu trúc này mang lại chỉ đạt được 10-15 dB [6], [7], không phù hợp với yêu cầu về lượng suy hao lớn nhất là 31.5 dB. Ngoài ra việc sử dụng các đường dây truyền sóng với tần số hoạt động nhỏ, thì kích thước đường dây dài không phù hợp với mục tiêu thiết kế chip [5].
Cấu trúc Switched-path tạo ra hai nhánh through và nhánh suy hao, được điều khiển bởi SPDT (Single pole double throw) Switches. Với lợi thế của hai đường tín hiệu riêng lẻ, độ suy hao của mỗi trạng thái được điều khiển chính xác, với độ lệch pha thấp. Tuy nhiên việc chèn thêm hai SPDT switches ở ngõ vào và ra, gây ra tổn hao tín hiệu lớn.
Lợi thế ở cấu trúc 𝜋/𝑇 thì cũng giống cấu trúc Switched-path, như độ sai lệch trong suy hao và lệch pha nhỏ, ngoài ra do chỉ chứa một switch trên nhánh tín hiệu chính nên tổn hao tín hiệu cũng nhỏ hơn. Tuy nhiên việc nhúng switch vào mạch, đã biến các switches trở thành một phần của mạch suy hao, điều này khiến mạch suy hao trở nên sai lệch hơn ở tần số cao, do đặc tính ký sinh của các switches gây ra. Đặc biệt ở các tầng suy hao lớn, thì giới hạn về băng thông của cấu trúc này càng rõ ràng.
Xu hướng thiết kế mạch suy hao trong những năm gần đây đều tập trung vào cấu trúc 𝜋/𝑇, và đưa ra các giải pháp để khắc phục nhược điểm băng thông của mạch [5], [8]. Hình
Nguyễn Hữu Luân
2-3 bên dưới mô tả hoạt động của mạch suy hao loại T trong hai trạng thái reference và trạng thái Attenuation.
R1 R1
R2
RL
RL M1
M2 Vctrl
NVctrl
R1 R1
R2 Rs
Cp
R1 R1
R2 Rp
Cs
Referenece State Attenuation State
Port 1 Port 2
(a) (b)
Hình 2-3 Mạch suy hao dạng T, và sơ đồ tương đương của mạch khi (a) ở trạng thái reference, (b) ở trạng thái suy hao
Quá trình chuyển trạng thái được thực hiện bởi các switches 𝑀1 và 𝑀2, trong đó tương ứng với mỗi trạng thái, các switches hoạt động trái ngược với nhau. Để đơn giản hóa trong quá trình phân tích hoạt động của mạch, khi switch ON tương đương với giá trị trở ký sinh R, và ngược lại khi switch OFF tương đương với giá trị tụ ký sinh C.
Ở trạng thái reference, giá trị 𝑅𝑠 được thiết kế nhỏ nhất để bypass mạng trở bên dưới, do đó tối thiểu hóa tổn hao tín hiệu. Đồng thời giá trị 𝐶𝑝 được thiết kế có giá trị nhỏ nhất giúp giảm tổn hao tín hiệu. Ngược lại, ở trạng thái Attenuation giá trị 𝐶𝑠 được thiết kế nhỏ nhất có thể, để ngăn không bypass mạng trở hình T và cải thiện khả năng phối hợp trở kháng về 50Ω, đồng thời giá trị 𝑅𝑝 là nhỏ nhất để tối ưu hóa sai số của suy hao. Trong thực tế, việc đạt đồng thời giá trị R và C nhỏ là không thể, bởi giá trị ký sinh trong switches tỉ lệ thuận theo kích thước của switches. Giá trị trở 𝑅1 và 𝑅2 cần thiết để đạt được độ suy hao A (dB) của mạng trở hình T được biểu diễn như bên dưới, chứng minh các phương trình dưới đây đều được trình bày ở PHỤ LỤC A.
𝑅1 = 𝑍𝑜10𝐴/20− 1
10𝐴/20+ 1; 𝑅2 =𝑍02− 𝑅12
2𝑅1 − 𝑅𝑝 (1) Phép phân tích trên cũng đúng với mạng trở hình 𝜋 được thể hiện ở Hình 2-4
Nguyễn Hữu Luân
Vctrl
NVctrl M1
RL
R1
R2 R3
RL RL
Port 1 Port 2
R1
R2 Rs
R2
Cp Cp
R1
R2 Cs
R2
Rp Rp
Referenece State Attenuation State
(a) (b)
Hình 2-4 Mạch suy hao dạng 𝛑, và sơ đồ tương đương của mạch khi (a) ở trạng thái reference, (b) ở trạng thái suy hao
Với sơ đồ mạng trở hình 𝜋 thì bộ giá trị 𝑅1 và 𝑅2 tương ứng 𝑅1 = 𝑍010𝐴/20+ 1
10𝐴/20− 1; 𝑅2 = 2𝑅1𝑍02
𝑅12− 𝑍02 (2) Áp dụng (1) và (2),các giá trị trở 𝑅1 và 𝑅2 tương ứng với các mức suy hao được thống kế trong Bảng 2-2.
Bảng 2-2 Bộ giá trị trở theo lý thuyết ứng với các mức suy hao Mạng trở R (𝛀) Giá trị suy hao (dB)
16 8 4 2 1 0.5
𝑇 𝑅1 36.3 18.1 11.3 5.7 2.9 1.4
𝑅2 16.3 47.3 104.8 215.2 433.3 868.1 𝜋 𝑅1 153.8 52.8 23.85 11.6 5.77 2.88
𝑅2 68.8 116.4 221 436.2 869.5 1737.7
Về lý thuyết mạng 𝜋 và mạng T đều có cấu trúc đối xứng, do đó không có sự khác biệt quá lớn về khả năng hoạt động. Tuy nhiên, các giá trị trở series 𝑅1 trong mạng 𝜋 có giá trị lớn hơn so với mạng T, dẫn đến chiều dài của trở trong mạng 𝜋 lớn hơn khi hoạt động cùng một công suất ngõ vào. Do đó để tối ưu ký sinh trong trở, và giảm diện tích tối đa khi layout, cấu trúc mạng T được ưu tiên hơn.
Với các tầng có mức suy hao thấp (1dB, 0.5dB) thì giá trị trở series (𝑅1) có giá trị nhỏ (< 3Ω), do đó như mô tả trên Hình 2-5 bên dưới cấu trúc mạch T thông thường được chuyển thành mạch reduced-T [8].
Nguyễn Hữu Luân
R2
RL
M2
In
Vctrl
Out Reduced T-type
R1 R1
RL
M1
M2
NVctrl
Port 1 Port 2
R2
RL Vctrl
Hình 2-5 Mạch reduced T-type giúp giảm tổn hao tín hiệu
Việc bỏ đi switch 𝑀1 giúp giảm đi đáng kể tổn hao của tín hiệu. Tuy nhiên mạch không còn giữ được độ cân bằng giữa ngõ vào và ra, do đó giảm khả năng phối hợp trở kháng. Cấu trúc này chỉ phù hợp với các mức suy hao thấp, có giá trị trở series 𝑅1 nhỏ và không gây ảnh hưởng đáng kể lên khả năng phối hợp trở kháng. Hình 2-6 dưới đây mô tả ảnh hưởng của việc bỏ trở series lên khả năng phối hợp trở kháng của mạch suy hao 0.5 dB.
Hình 2-6 So sánh tổn hao tín hiệu và khả năng phối hợp trở 50𝛀 của 2 cấu trúc reduced T và mạch T thông thường
Mạch reduced -T giảm được tổn hao tín hiệu 0.3 dB, tuy nhiên phải đánh đổi 3.5 dB return loss. Mặc dù vậy khả năng phối hợp trở kháng của mạch reduced T-type vẫn tốt khi return loss đạt được −23𝑑𝐵 trong khoảng băng thông rộng.