Chương 2 PHÂN TÍCH, THIẾT KẾ CÁC MODULE SUY HAO VÀ DỊCH PHA ĐA TẦNG CHO CÁC HỆ THỐNG THÔNG TIN SUB-6 GHz
2.3 Phân tích, thiết kế mạch dịch pha đa tầng cho hệ thống thông tin sub-6 GHz
2.3.1 Cơ sở lý thuyết và yêu cầu kĩ thuật cho mạch dịch pha đa tầng
Mạch dịch pha là một trong những khối chính của hệ thống phase array. Do đó để phù hợp với bối cảnh của hệ thống, các yêu cầu về thiết kế bao gồm độ tổn hao tín hiệu nhỏ, khả năng điều chỉnh pha chính xác, và ngõ vào và ra được thiết kế về hệ thống trở kháng chuẩn 50Ω. Bảng yêu cầu kĩ thuật được trình bày bên dưới được lấy ra từ việc khảo sát các chip trên thị trường.
Bảng 2-5 Yêu cầu kĩ thuật với chip dịch pha
No Thông số Units Min Typ Max
1 Operating freq range GHz 2 4 6
2 Insertion Loss (IL) dB 7 9
3 Phase shift range deg 0 360
4 RMS Insertion loss variation dB 0.4
5 Peak phase error deg -6 0 6
6 RMS phase error deg 2
7 Input Return Loss (IRL) dB 10 8 Output Return Loss (ORL) dB 10
9 Interface condition Zo=50 Ω
Mạch dịch pha cung cấp khả năng điều chỉnh độ lệch tương đối về pha giữa hai trạng thái hoạt động lần lượt là trạng thái reference, và trạng thái phase shift thông qua hai tín hiệu điều khiển. Với độ chia 6 bit, thì độ dịch pha lớn nhất đạt được là 354.375𝑜, tương ứng với bước nhảy là 5.625𝑜. Do đặc điểm tương đồng về cách điều khiển cho nên kiến trúc tổng quá của mạch dịch pha có nhiều nét tương tự với mạch suy hao. Về cơ bản có hai kiến trúc phổ biến lần lượt là mạng nhúng hình 𝑇 và cấu trúc mạch switched path, được thể hiện trên Hình 2-19 dưới đây.
Nguyễn Hữu Luân
Hình 2-19 Hai mạng kiến trúc phổ biến trong mạch dịch pha (a) mạng nhúng hình T, (b) mạch switched path
Ưu và nhược điểm giữa hai bộ cấu trúc này đã được phân tích trong phần 2.2. Tuy nhiên khác với mạch suy hao, lệch pha là hiện tượng không mong muốn, và các kĩ thuật trong mạch suy hao luôn hướng về việc bù trừ những ký sinh gây lệch pha. Trong thế giới của phase shifter, đặc biệt là với mạch nhúng hình T, thì các đặc điểm ký sinh được lợi dụng để tạo độ dịch pha cần thiết.
Hình 2-20 bên dưới mô tả cấu trúc và hoạt động của mạch nhúng hình T, với các trạng thái hoạt động lần lượt là trạng thái reference, và trạng thái phase shift.
In L1
L2 Ron1
Ron3
C2
Coff 2
In L1
Coff 1
Coff 3
C2
Ron2
In Out
NVC
NVC VC
L1
L2
RL
RL
C1
RL
C2
Reference state Phase-shift state
Out Out
M1
M2
M3
L1
L2
L1 L1
Hình 2-20 Sơ đồ mạch all-pass ở trạng thái reference và trạng thái phase-shift Ở trạng thái reference, các switches 𝑀1, và 𝑀3 ở trạng thái ON, và tương đương với trở ký sinh 𝑅𝑜𝑛, trong khi đó switch 𝑀2 ở trạng thái OFF, tương đương với tụ ký sinh 𝐶𝑜𝑓𝑓. Ở trạng thái này các giá trị 𝐿2, 𝐶2 và 𝐶𝑜𝑓𝑓2, nếu được thiết kế cộng hưởng với nhau, thì ngăn
Nguyễn Hữu Luân
tín hiệu bypass về GND, do đó giảm tổn hao tín hiệu. Thêm vào đó, nếu giá trị 𝑅𝑜𝑛1 được thiết kế đủ nhỏ để bypass được mạng cuộn cảm ở dưới, thì về lý tưởng, trạng thái reference, có đáp ứng pha = 0.
Ở trạng thái phase shift, các switches 𝑀1, và 𝑀3 ở trạng thái OFF, và switch 𝑀2 ở trạng thái ON. Nếu thiết kế giá trị 𝑅𝑜𝑛2 đủ nhỏ để bypass toàn bộ nhánh shunt 𝐿2𝐶2, thì cùng với các tụ ký sinh 𝐶𝑜𝑓𝑓3, 𝐶𝑜𝑓𝑓1, tạo thành mạng cầu hình T, có đặc tính all-pass.
Theo phân tích trong bài báo [14], để đạt được độ dịch pha 𝜙𝑜 tại tần số 𝑓𝑜. Giá trị của các linh kiện được tính toán như sau:
𝐶𝑜𝑓𝑓1 = 1
2𝑝𝜔𝑜𝑍𝑜; 𝐶𝑜𝑓𝑓3 = 2
𝑝𝜔𝑜𝑍𝑜; 𝐿1 = 𝑍𝑜
𝑝𝜔𝑜 (3) 𝐶𝑝 = 1
𝜔𝑜𝑍𝑜
2(𝑝 + 1/𝑝)
1 + (𝑝 − 1/𝑝)2; 𝐿2 = 𝑍𝑜 𝜔𝑜
1 + (𝑝 − 1/𝑝)2
2(𝑝 + 1/𝑝) (4) Trong đó 𝑝 là được định nghĩa như sau:
𝑝 = 1
1/2 tan(𝜙𝑜/2) + √1 + (1/4 tan2(𝜙𝑜/2)) (5) Khi xét ảnh hưởng của các ký sinh trong cấu trúc nhúng, thì ở trạng thái reference, mạch có đặc tính low pass và không có cơ chế hỗ trợ tinh chỉnh lại sự sai lệch này. Do đó việc tụ series được thêm vào giúp cân bằng lại ký sinh trong trạng thái reference. Như mô tả trong Hình 2-21 bên dưới, cấu trúc mạch như vậy được gọi là modified embeded FET [15].
In Out
NVC
VC NVC
In Out
NVC
VC NVC
VC
L1 L2
RL
RL
C1
L3 RL
C2
RL RL
L1 L1
RL
C1
L3 RL
C2
C3
Modified embeded FET type M1
M2
M3
M4
Extended version
Hình 2-21 Cấu trúc mạch modified embeded FET
Nguyễn Hữu Luân
Tuy nhiên để tránh gây ảnh hưởng lên độ dịch pha ở trạng thái phase shift, một cấu trúc switche 𝑀4 mắc song song với tụ 𝐶3. Với thiết kế 𝑅𝑜𝑛4 đủ nhỏ để bypass tụ 𝐶3, thì cơ chế hoạt động của mạch modified ở trạng thái phase shift tương tự như mạch all-pass. Do đó mạch modified duy trì được sai số về pha nhỏ trên miền băng thông rộng hơn. Nhưng nhược điểm là tăng tổn hao tín hiệu do ghép nối tiếp thêm một tầng switch.
Ở các tầng có độ dịch pha nhỏ hơn (5.625𝑜; 11.25𝑜), thì kiến trúc reduced thường được sử dụng do đặc tính đơn giản, mà vẫn giữ được phase error nhỏ trong khoảng băng thông rộng.
In Out
VC NVC
M1 M2
C1 L1
RL RL
Reduced phase shift type
In Out
C1
L1
State 1
In Out
State 2
Hình 2-22 cấu trúc thiết kế mạch reduced phase shift
Cơ chế hoạt động của mạch reduced tương tự như mạch switched path, tức độ lệch pha tương đối của toàn mạch phụ thuộc vào hiệu pha giữa hai trạng thái, được biểu diễn như sau
𝜙 = tan−1( 1
2𝑍𝑜𝐶1𝜔) − tan−1(−𝐿1𝜔
2𝑍𝑜 ) (6)
Tuy nhiên về lý thuyết, kiến trúc reduced không đạt được sự cân bằng giữa ngõ vào và ngõ ra, do đó khả năng phối hợp trở kháng không được tối ưu. Sự mất phối hợp trở kháng càng nghiêm trọng khi hiệu pha giữa hai trạng thái càng lớn. Do đó, với các tầng dịch pha nhỏ, ảnh hưởng của ký sinh không quá nghiêm trọng, mạch reduced có thiết kế để tiết kiệm không gian hơn [15].
Với các mạch có độ dịch pha lớn hơn (90𝑜, 180𝑜) thì cả hai cấu trúc embeded, và reduced, không còn phù hợp. Do hiệu pha giữa hai trạng thái lúc này lớn, kéo theo giá trị của các linh kiện lớn theo, và ký sinh ảnh hưởng nghiêm trọng hơn, do đó mạch không còn giữ được băng thông rộng. Cấu trúc switched path thuần túy lúc này lại hiệu quả hơn trong
Nguyễn Hữu Luân
việc cân bằng giữa băng thông và tổn hao tín hiệu. Hình 2-23 ở dưới mô tả kiến trúc mạch switched path được sử dụng kết hợp với các mạng thông thấp/thông cao.
Hình 2-23 cấu trúc mạng thông thấp/thông cao
Trong Hình 2-23 nhánh phía trên là mạch lọc thông cao hình T, với đặc tính sớm pha (𝜙1 > 0). Và nhánh dưới là mạch lọc thông thấp hình 𝜋, với đặc tính trễ pha (𝜙2 < 0). Do đó độ lệch pha tương đối 𝜙 = |𝜙1− 𝜙2|. Tùy vào thiết kế 𝜙1 và 𝜙2 mà mạch có độ lệch pha khác nhau. Giá trị của các linh kiện được tính theo 𝜙1 và 𝜙2 được trình bày dưới đây.
𝐿1 = 𝑍𝑜
2𝜋𝑓1sin(𝜙1); 𝐶1 = 1 2𝜋𝑓1𝑍𝑜tan (𝜙1
2 )
(7)
𝐿2 =𝑍𝑜sin(−𝜙2)
2𝜋𝑓2 ; 𝐶2 =tan (−𝜙2 2 ) 2𝜋𝑓2𝑍𝑜
(8) Trong đó 𝑓1 và 𝑓2 lần lượt là tần số cắt của mạng lọc thông cao(𝐿1, 𝐶1) và mạng lọc thông thấp (𝐿2, 𝐶2). Khai triển chi tiết của bộ công thức trên được trình bày trong [16].