Chương 2 PHÂN TÍCH, THIẾT KẾ CÁC MODULE SUY HAO VÀ DỊCH PHA ĐA TẦNG CHO CÁC HỆ THỐNG THÔNG TIN SUB-6 GHz
2.2 Thiết kế mạch suy hao đa tầng cho hệ thống thông tin sub-6 GHz
2.2.4 So sánh giữa kết quả mô phỏng và kết quả đo đạc
Die chip được đóng gói với package QFN 40-pin 5x5mm dạng hở nắp, để hỗ trợ đo đạc on-wafer. Tất cả các PADs control trên die được wire bonding ra các pins của package.
Kết quả đo đạc được thực hiện dưới dạng on-wafer, sử dụng probe station EPS150RF RF và máy phân tích microwave network analyzer N5247A PNA-X.
RF probe station là một hệ thống cơ khí được thiết kế chính xác gồm hệ thống bàn đỡ, hệ thống tinh chỉnh vị trí các đầu kim cấp tín hiệu và hệ thống kính hiển vi. Bộ đầu kim cấp tín hiệu chứa ba đầu kim lần lượt là ground-signal-ground (GSG) với khoảng cách từ tâm tới tâm là 150 𝜇𝑚. Để định vị chính xác đầu kim vào đúng tâm điểm PADs trên die chip, một hệ thống cơ khí cho phép di chuyển các đầu kim với hỗ trợ của kính hiển vi. Ngoài ra hệ thống bàn đỡ (chuck) tạo lực hút từ máy nén khí để tránh chip bị dịch chuyển trong quá trình đo đạc, vì die chip đã được gắn lên package và hàn lên board điều khiển, do đó để tăng độ hút giữa board với chuck, đĩa CD với board được gắn bên trên được sử dụng. Toàn bộ hệ thống RF probe station được kết nối với PNA-X là hệ thống vector network analyzer, hỗ trợ trích xuất thông số S để đưa vào lại mô phỏng trong ADS. Trước khi phép đo được thực hiện, quá trình calibration phải được thực hiện trước, để trừ đi sự tổn hao của đường dây nối giữa các đầu kim cấp tín hiệu và cổng ngõ vào của máy đo PNA-X.
Để kết nối die chip với hệ thống cấp nguồn DC, PCB board được thiết kế để gắn chip với bộ switches cơ dùng để cung cấp tín hiệu điều khiển. Để tránh sự dịch chuyển của package trong quá trình tác động lực lên bộ switches điều khiển. Board điều khiển được tách ra và thực hiện nối dây control từ bên ngoài, như Hình 2-16 thể hiện,
Nguyễn Hữu Luân
Hình 2-16 Kết nối giữa board điều khiển và board chip
DC được cấp thông qua nguồn E3468A. Sơ đồ set-up đo đạc được thể hiện ở trên Hình 2-17.
Hình 2-17 Cấu hình thực hiện đo đạc on-wafer với mạch DSA
Đối với công nghệ GaAs nói riêng, cũng như công nghệ III-V nói chung, do transistor có khả năng hoạt động với ngõ vào điều khiển là 0V, do đó việc đo đạc phải được thực hiện theo từng bước để tránh chết chip. Đầu tiên áp DC được cấp vào trước và phải đảm bảo toàn bộ các áp điều khiển phải được cấp ở -5V để chip không hoạt động, sau đó cấp tín hiệu RF vào và đo thông số S ở trạng thái reference. Khi cần chuyển qua trạng thái hoạt động khác, cần tắt tín hiệu RF trước và sau đó tắt nguồn rồi thực hiện việc switching. Chuỗi thao tác này giúp phòng ngừa các đáp ứng không mong muốn do quá trình switching gây ra.
Nguyễn Hữu Luân
Kết quả đo đạc được xuất thành file dưới dạng thông số S, và được đưa vào phần mềm mô phỏng ADS, để thực hiện so sánh với kết quả post-layout. Dưới đây là kết quả đo đạc và kết quả post-layout của các 6 trạng thái suy hao lớn là 0.5dB, 1dB, 2dB, 4dB, 8 dB, 16dB.
Measurement
Attenuation Error boundary Post-layout simulation Measurement
Post-layout simulation Measurement
Post-layout simulation Measurement
Post-layout simulation Measurement
Post-layout simulation
Measurement
Post-layout simulation
Hình 2-18 Kết quả đo đạc và post-layout
Các kết quả mô phỏng post-layout đều đã được mô phỏng EM toàn chip, và thể hiện trên Hình 2-18. Trong đó kết quả mô phỏng cho thấy input return loss (IRL) và output return loss (ORL) đều duy trì được ở dưới −15𝑑𝐵. Tuy nhiên kết quả đo đạc cho thấy sự mismatch tăng lên 5 dB. Đối với hai thông số về tổn hao tín hiệu và độ lệch pha, cũng cho kết quả mismatch giữa đo đạc và mô phỏng. Với tần số thấp dưới 2 GHz, tổn hao của tín hiệu khi đo
Nguyễn Hữu Luân
đạc sát với mô phỏng, nhưng khi tần số tăng lên thì kết quả đo đạc cho thấy tổn hao nhiều hơn. Tại tần số 6 GHz, tổn hao sau khi chế tạo tăng 0.5 dB so với thiết kế, chứng tỏ ký sinh ảnh hưởng đến chất lượng mạch nghiêm trọng hơn khi mô phỏng. Mặc dù vậy, tổn hao của tín hiệu đều dưới đạt yêu cầu là dưới -4.5 dB. Về độ lệch pha thiết kế trên post-layout cho thấy mạch có độ lệch pha nhỏ, và sau khi chế tạo thì độ lệch pha giảm từ −3𝑜 xuống còn
−10𝑜, chứng tỏ sau khi chế tạo mạch có tính chậm pha do ảnh hưởng từ các tụ ký sinh về GND nghiêm trọng hơn khi mô phỏng EM.
Đối với độ chính xác khi điều khiển suy hao (Atten error) thì cả kết quả đo đạc và kết quả post-layout đều có độ chính xác tốt trên cả 64 trạng thái suy hao khi đều nằm dưới mức yêu cầu độ chính xác là 0.4+4% (Atten state). Tuy nhiên từ tầng suy hao 16 dB trở về sau thì có kết quả đo đạc có độ chính xác giảm đi 0.2dB so với kết quả post-layout. Về sai số hiệu dụng (RMS atten error) cả đo đạc và kết quả post-layout đều ở dưới mức yêu cầu đặt ra là 0.3 dB. Chứng tỏ mạch suy hao được thiết kế có độ chính xác tốt.
Dưới đây là bảng tổng kết, kết quả đo đạc của tất cả 64 trạng thái, đồng thời cũng thực hiện việc so sánh kết quả đo đạc chip suy hao với các chip thương mại và các chip được thực hiện trong các bài báo khác trên thế giới, với cùng công nghệ chế tạo GaAs pHEMT.
Việc so sánh này giúp nghiên cứu chỉ ra được vị trí đứng sản phẩm của mình trên thị trường thế giới.
Bảng 2-4 So sánh giữa chip suy hao với các chip khác trên thị trường
Ref Technology BW
(GHz) IL (dB)
RMS atten error (dB)
Phase Shift (deg)
Die size (mm2) [10] 0.5 𝜇𝑚 GaAs pHEMT 2-18 <5.71 <2.31 <6.28 2.9x1.2 [11] 0.25 𝜇𝑚 GaAs pHEMT 0.1-15 <3.8 <2 <52 1.2x1 [12] 0.25 𝜇𝑚 GaAs pHEMT 0.7-6 <2.5 <1.5 <30 4x4 [13] 0.25 𝜇𝑚 GaAs pHEMT 2.2-8 <4.7 <0.8 <80 3x3 My work 0.25 𝜇𝑚 GaAs pHEMT DC-6 <3.2 <0.5 <29.1 2.4x1.3
Bảng 2-4 cho thấy kết quả đo đạc của chip được thiết kế có quả tốt về độ tổn hao tín hiệu (IL), trong đó do ưu tiên thiết kế để đạt độ chính xác cao, nên chỉ số RMS atten error đều nhỏ hơn các chip khác trên thị trường. Tuy nhiên với 64 trạng thái suy hao, thì độ lệch
Nguyễn Hữu Luân
pha nhỏ nhất đạt được là 29.1𝑜. Kết quả so sánh cho thấy chip được thiết kế có chất lượng tương đồng so với các chip thương mai trên thị trường.