Chương 2 PHÂN TÍCH, THIẾT KẾ CÁC MODULE SUY HAO VÀ DỊCH PHA ĐA TẦNG CHO CÁC HỆ THỐNG THÔNG TIN SUB-6 GHz
2.3 Phân tích, thiết kế mạch dịch pha đa tầng cho hệ thống thông tin sub-6 GHz
2.3.2 Vấn đề đánh đổi giữa phase error và độ suy hao
Hình 2-24 dưới đây ghép các tầng dịch pha với nhau, sử dụng lý thuyết dịch pha được trình bày ở trên, có tối ưu giá trị của các linh kiện để mở rộng băng thông.
Hình 2-24 ghép các tầng dịch pha trên schematic
Nguyễn Hữu Luân
Trong đó tầng dịch pha 5.625𝑜 sử dụng cấu trúc reduced. Các tầng dịch pha 11.25𝑜, 22.5𝑜 và 45𝑜 sử dụng cấu trúc nhúng all-pass network có thêm Switch nối tiếp để cải thiện Return Loss. Hai tầng dịch pha cuối cùng sử dụng kiến trúc switched path, với ba tầng low pass/high pass. Giá trị tất cả các linh kiện đều được tối ưu về return loss, và có tương nhượng với độ chính xác. Thứ tự ghép các tầng sử dụng lý thuyết của mạch suy hao, trong đó tối ưu về loading effect và IIP3. Hình 2-25 dưới đây mô tả kết quả mô phỏng của mạch trên.
Hình 2-25 Các kết quả mô phỏng schematic ứng với testbench trong Hình 2-24 Kết quả trên cho thấy phase error đạt được rất tệ, do cấu trúc mạch lọc thông thấp/thông cao không phù hợp vơi băng thông rộng, cần tìm cấu trúc mới phù hợp hơn.
Hình 2-26 Cấu trúc switch path sử dụng các tầng all pass
Nguyễn Hữu Luân
Đáp ứng pha trong mạch all-pass có thể tùy chỉnh để đạt được đặc tính sớm pha/trễ pha, tùy vào thiết kế của mạch. Hình 2-26 dưới đây mô tả testbench cấu trúc của mạch all- pass và Hình 2-27 trình bày kết quả về độ dịch pha được so sánh với mạch thông thấp/thông cao.
Hình 2-27 Kết quả so sánh giữa cấu trúc hai tầng APN, và ba tầng LP/HP Hình 2-27 với cấu trúc APN, độ dịch pha đạt được phẳng hơn trong băng thông yêu cầu. Tuy nhiên nhược điểm của cấu trúc này là cần nhiều linh kiện thụ động hơn, giá trị các linh kiện tính toán là hiện thực được (L < 5nH, C < 2pF). Hình 2-28 là kết quả mô phỏng ghép nối với các tầng dịch pha.
Hình 2-28 Kết quả mô phỏng ghép nối nhiều tầng với cấu trúc mới all-pass
Nguyễn Hữu Luân
Để đáp ứng được phase error trong một băng thông rộng, mạch được đưa thêm vào các linh kiện để bù lại lượng tổn hao do các ký sinh trong model pdk gây ra. Tuy nhiên việc đưa thêm các linh kiện trực tiếp gây thêm tổn hao do mất mát tín hiệu gây ra. Hình 2-28 một lần nữa cho thấy mối quan hệ đánh đổi giữa băng thông và tổn hao tín hiệu. Tuy mạch đáp ứng được phase error trong băng thông yêu cầu, nhưng tổn hao tín hiệu giảm đi 2 dB so với kết quả trên Hình 2-25.
Ảnh hưởng của ký sinh trong các đường dây interconnect khiến mạch gia tăng đáng kể tổn hao tín hiệu, và làm sai lệch đi độ lệch pha đặc biệt ở tần số cao của cuộn cảm. Hình 2-29 mô tả testbench so sánh chất lượng cuộn cảm giữa schematic và sau khi mô phỏng trường điện từ (EM)
Post-layout Schematic
Post-layout Schematic
Hình 2-29 Testbench kiểm tra chất lượng cuộn cảm schematic và sau khi mô phỏng EM
Các cuộn cảm trong công nghệ GaAs được thiết kế với hai lớp metal nối via với nhau, và được cuộn tròn lại với nhau để tập trung từ trường ở lõi chính giữa. Do đó các đường dây hiện thực hóa cuộn cảm bị ảnh hưởng nặng bởi ký sinh. Kết quả thể hiện ở trên Hình 2-29, cho thấy ảnh hưởng của ký sinh làm giảm đi giá trị điện cảm L cần thiết kế từ 3.48 nH xuống 2.83 nH (giảm 18.6% so với giá trị schematic), và hệ số phẩm chất của mạch suy giảm từ 24 xuống 14. Do đó cuộn sau khi layout ảnh hưởng nặng nề đến chất lượng của mạch, đặc biệt là đối với mạch chuyên về điều khiển pha.
Nguyễn Hữu Luân
Hình 2-30 bên dưới mô tả bản layout của toàn mạch đã được tối ưu với ký sinh trên các đường dây và cuộn cảm. Hình 2-31 bên dưới mô tả đáp ứng post-layout của mạch sau khi mô phỏng trường điện từ toàn mạch.
Hình 2-30 Bản layout đầu tiên của mạch dịch pha (kích thước 6.3 x 1.8 𝐦𝐦𝟐).
Hình 2-31 Kết quả post layout sau khi trích xuất ký sinh Hình 2-30
Hình 2-31 cho thấy ảnh hưởng của các ký sinh lên chất lượng của toàn mạch, trong đó ở các tầng dịch pha 45𝑜, 90𝑜, và 180𝑜 có độ dịch pha bị ảnh hưởng đáng kể bởi ký sinh.
Ở tần số lớn hơn 4 GHz, phase error của toàn mạch, có xu hướng tăng lên, và tổn hao tín hiệu giảm mạnh sau khi layout xong.
Các kĩ thuật tối ưu được áp dụng vào mạch cũng không thể cân bằng được phase error ở tần số cao. Cộng thêm việc đưa vào các phần tử khác để hỗ trợ cân bằng lại phase, lại gây thêm trở ký sinh. Ngoài ra kích thước của một bản layout tối đa được phép chế tạo là
Nguyễn Hữu Luân
4.5x4.5 𝑚𝑚2. Do đó dựa trên những giới hạn về công nghệ, và giới hạn thực tế trong quá trình chế tạo, bản thiết kế của mạch dịch pha được đề xuất tách ra làm hai bản với hai băng thông khác nhau. Mạch thứ nhất có băng thông từ 2 − 4 GHz, và mạch thứ hai có băng thông từ 4 − 6 GHz. Việc chia nhỏ băng thông ra, giúp thiết kế mạch tập trung tối ưu được phase error, và tổn hao tín hiệu tương ứng trong từng băng thông, ngoài ra giúp giảm kích thước toàn mạch hiệu quả hơn. Hình 2-32 bên dưới mô tả layout hoàn chỉnh và đã được tối ưu của mạch band 1 (2.4-4 GHz) và band 2 (4-6 GHz)
(a) DPS Band 1 (4.4 x 1.6 mm2)
(b) DPS Band 2 (4.3 x 1.5 mm2)
Hình 2-32 Layout hoàn chỉnh của mạch dịch pha (DPS) và chip thành phẩm tương ứng của band 1 (2.4-4 GHz) và band 2 (4-6 GHz)
Giá trị của các linh kiện được tối ưu lại trong băng thông 4 − 6 GHz. Trong đó tầng dịch pha 11.25𝑜 được chuyển sang cấu trúc embeded all-pass network, giúp mạch giữ được phase error nhỏ nhất có thể. Các vấn đề ký sinh của đường dây và giá trị điện cảm không chính xác của cuộn cảm được đưa vào trong quá trình tối ưu mạch.