Chương 2 PHÂN TÍCH, THIẾT KẾ CÁC MODULE SUY HAO VÀ DỊCH PHA ĐA TẦNG CHO CÁC HỆ THỐNG THÔNG TIN SUB-6 GHz
3.1.1 Các yếu tố giới hạn băng thông của một mạch khuếch đại
Các linh kiện transistor được sử dụng với chất bán dẫn AlGaN/GaN, được gọi chung là HEMT (high electron mobility transistors) để phân biệt các transistor thông thường bởi đặc tính vượt trội như độ lợi lớn, điện áp đánh thủng cao, mật độ công suất lớn phù hợp với các ứng dụng công suất cao.
Hình 3-2 bên dưới mô tả sơ đồ tín hiệu nhỏ của một HEMT được mắc common- source, trong đó chỉ xét ảnh hưởng của các ký sinh ở ngõ vào cực gate và ngõ ra cực drain.
Độ lợi của một được thể hiện trên (9).
Rgs
gmVCgs
Cgs Cds Rds
G D
S
G D
S
vin vout
RLoad
vin
vout
Small signal model
Hình 3-2 Sơ đồ tín hiệu nhỏ của một transistor đơn giản.
𝐴𝑣(𝑓) =𝑣𝑜𝑢𝑡
𝑣𝑖𝑛 = −𝑔𝑚(𝑅𝑙𝑜𝑎𝑑 ∥ 𝑅𝑑𝑠) ⋅ 1 (1 + 𝑗 𝑓
𝑓𝑃1) (1 + 𝑗 𝑓
𝑓𝑃2) (9) Trong đó 𝑔𝑚𝑅𝐿𝑜𝑎𝑑 là độ lợi tần số thấp của mạch, 𝑓𝑝1, và 𝑓𝑝2 lần lượt là tần số ở các cực 𝑝1, 𝑝2 và được định nghĩa như sau:
Nguyễn Hữu Luân
𝑓𝑝1 = 1
2𝜋𝑅𝑔𝑠𝐶𝑔𝑠 𝑓𝑝2 = 1
2𝜋(𝑅𝑙𝑜𝑎𝑑 ∥ 𝑅𝑑𝑠)𝐶𝑑𝑠 (10) Độ lợi được thể hiện trên công thức (9), đạt giá trị lớn nhất 𝑔𝑚(𝑅𝑙𝑜𝑎𝑑 ∥ 𝑅𝑑𝑠) tương ứng tại DC. Khi tần số càng cao, thì độ lợi của mạch giảm càng mạnh do ảnh hưởng của hai cực 𝑝1 và 𝑝2.
Khi xét ảnh hưởng từ cấu tạo vật lý và cơ chế hoạt động của FETs thì tần số cắt 𝑓𝑝1 ≫ 𝑓𝑝2 [23]. Do đó khi xét gần đúng độ lợi bỏ qua ảnh hưởng ký sinh của ngõ vào thì băng thông 3 dB được định nghĩa như sau:
𝐵𝑊3 𝑑𝐵 = 1
2𝜋(𝑅𝑙𝑜𝑎𝑑 ∥ 𝑅𝑑𝑠)𝐶𝑑𝑠 → 𝐴𝑣(𝐷𝐶)⋅ 𝐵𝑊3_𝑑𝐵 = 𝑔𝑚
2𝜋𝐶𝑑𝑠 (11)
Tích độ lợi và băng thông được biểu diễn ở công thức (11) chính là giới hạn trên của độ lợi 𝐴𝑣(𝐷𝐶) ứng với giới hạn băng thông được thiết kế. Do đó bài toán mà các mạch băng thông rộng cần giải quyết là tìm cách tăng giới hạn tích độ lợi và băng thông. Hay nói cách khác, làm cách nào để tăng độ hỗ dẫn 𝑔𝑚 mà không làm tăng giá trị ký sinh 𝐶𝑑𝑠.
Tuy nhiên giới hạn tần số hoạt động cao nhất mà HEMT vẫn còn khả năng tạo độ lợi thì được đánh giá thông qua tần số cắt 𝑓𝑇. Trong đó 𝑓𝑇 được định nghĩa là tần số cắt mà tại đó độ lợi dòng bằng một. Hình 3-3 là testbench xác định đo tần số cắt 𝑓𝑇, trong đó ngõ ra cực Drain, được nối xuống GND, để bypass các ảnh hưởng của ký sinh ở ngõ ra.
Rgs
gmVCgs
Cgs Rds
Hình 3-3 Testbench xác định tần số cắt 𝐟𝐓 Với 𝑓𝑇 được định nghĩa như sau [23]:
𝑓𝑇 = 𝑔𝑚
2𝜋𝐶𝑔𝑠 (12)
Tần số cắt 𝑓𝑇 được biểu diễn ở công thức (12), phụ thuộc vào 𝑔𝑚 và giá trị ký sinh tụ ở ngõ vào 𝐶𝑔𝑠. Tùy thuộc vào điều kiện phân cực và kích thước HEMT, mà giá trị 𝑓𝑇 có
Nguyễn Hữu Luân
thể thay đổi. Đối với công nghệ GaN-450nm, thì giá trị 𝑓𝑇 lớn nhất đạt được là 25 GHz [25].
Điều này dẫn đến công nghệ 𝐺𝑎𝑁 − 450𝑛𝑚 chỉ phù hợp với các ứng dụng có tần số hoạt động tối đa nhỏ hơn 25 GHz.Giới hạn băng thông từ công nghệ là một trong những yếu tố cần xem xét khi lựa chọn công nghệ. Yếu tố giới hạn băng thông thứ hai đến từ cấu trúc của mạch phối hợp trở kháng. Sơ đồ Hình 3-4 bên dưới mô tả cấu trúc cơ bản của một mạch khuếch đại thông thường.
Input Matching
network
Output Matching
network RF
input
RF output
Hình 3-4 Cấu trúc của mạch khuếch đại thông thường
Phối hợp trở kháng ngõ vào và ra để tối đa hóa công suất rơi trên tải là nguyên lý chung khi thiết kế mạch khuếch đại công suất. Do đó hệ số phản xạ nhỏ nhất trên khoảng băng thông rộng là điều kiện thiết yếu đối với mạch phối hợp trở kháng. Tuy nhiên theo Bode-Fano, hệ số phản xạ nhỏ nhất mà mạch phối hợp trở kháng lý tưởng không tổn hao đạt được phụ thuộc vào băng thông mà mạch thiết kế. Chi tiết về lý thuyết của Bode-Fano có thể tham khảo tài liệu [26], [27]. Trong đó lý thuyết của Bode-Fano được biểu diễn theo hệ số phẩm chất của tải như sau:
|Γ|𝑚𝑖𝑛= exp (−𝜋𝑄𝑜
𝑄𝐿 ) Với 𝑄𝑜 =𝑓𝑐𝑒𝑛𝑡𝑒𝑟
𝐵𝑊 𝑄𝐿 =𝑖𝑚(𝑍𝐿𝑜𝑎𝑑)
𝑟𝑒(𝑍𝐿𝑜𝑎𝑑) (13) Hình 3-5 bên dưới là minh họa cho sự đánh đổi giữa băng thông cần thiết kế và khả năng phối hợp tải của mạch khuếch đại công suất nói chung.
|Г|
1
|Г|min
0 f1 f2 f
|Г|
1
|Г|min
0 f1 f2 f
(a) (b)
Hình 3-5 Đáp ứng tần số của mạch phối hợp trở kháng lý tưởng.
Nguyễn Hữu Luân
Để đạt được công suất tối đa trên tải thì mạch phải được thiết kế có hệ số phản xạ là nhỏ nhất, nhưng đồng thời nó cũng là điểm mâu thuẫn với thiết kế băng thông rộng. Trong thực tế thì mạch phối hợp trở kháng luôn tồn tại sự tổn hao do các đặc tính phi tuyến của linh kiện, và góp phần làm thay đổi giới hạn băng thông Do đó lý thuyết của Bode-Fano mang ý nghĩa tham khảo, giúp định hướng tối ưu thiết kế.
Đối với một mạch khuếch đại công suất thông thường, giới hạn băng thông xuất phát từ mạch phối hợp trở kháng là chủ yếu, do đó tùy vào ứng dụng hướng tới mà thiết kế được tối ưu theo hai hướng là tối đa công suất hay tối đa về băng thông.