Kết quả Layout và post-layout mạch khuếch đại phân tán

Một phần của tài liệu Nghiên cứu và thiết kế mạch tích hợp khuếch đại công suất 35w cho các hệ thống (Trang 74 - 78)

Chương 2 PHÂN TÍCH, THIẾT KẾ CÁC MODULE SUY HAO VÀ DỊCH PHA ĐA TẦNG CHO CÁC HỆ THỐNG THÔNG TIN SUB-6 GHz

3.3 Thiết kế mạch khuếch đại công suất phân tán 35W

3.3.4 Kết quả Layout và post-layout mạch khuếch đại phân tán

Hình 3-24 mô tả bản layout của thiết kế trên Bảng 3-7, trong đó kích thước của các cuộn cảm được thiết kế để chịu được dòng phân cực lớn đi qua. Ngoài ra tất cả các cuộn đều được mô phỏng trường điện từ để giá trị điện cảm thiết kế là chính xác nhất, và đảm bảo tần số tự cộng hưởng của tất cả các cuộn đều lớn hơn 9 GHz. Để giảm bớt các ký sinh trên đường GND, các backvia được rải khắp mạch, tuy nhiên tránh việc rải quá nhiều backvia do ảnh

Nguyễn Hữu Luân

hưởng của các mutual coupling khiến ký sinh trở nên trầm trọng hơn. Cuối cùng để đảm bảo khả năng hoạt động của mạch, mô phỏng trường điện từ (EM) toàn chip đã được thực hiện.

Hình 3-24 Layout mạch khuếch đại công suất phân tán cân bằng (4500 x 2000 𝝁𝒎𝟐) Hình 3-25 mô tả kết quả ổn định trong khoảng tần số từ 𝐷𝐶 − 25 𝐺𝐻𝑧, với 𝑉𝑔𝑠 từ

−8𝑉 → 0𝑉, và 𝑉𝑑𝑠 từ 0 → 60𝑉.

Hình 3-25 Mô phỏng return loss S(1,1) và S(2,2) với nhiều điều kiện hoạt động

Nguyễn Hữu Luân

Khi hiện tượng dao động xảy ra dù ở bất kì tần số nào đều gây hư hại cho linh kiện.

Do đó kết quả mô phỏng kiểm tra return loss S11 và S22 được thực hiện trên vùng tần số rộng từ DC-25 GHz với tần số 25 𝐺𝐻𝑧 là tần số 𝑓𝑇 của linh kiện. Điều này giúp đảm bảo với tần số hoạt động lớn nhất của linh kiện, dao động cũng không xảy ra. Tương ứng với nhiều điểm phân cực đảm bảo chip hoạt động ổn định trong bất kì điều kiện hoạt động nào.

Sau khi đảm bảo được tính ổn định của toàn mạch, Hình 3-26 mô tả kết quả tín hiệu nhỏ

Small Signal gain S21 (dB) Input Return loss S11 (dB) Output Return loss S22 (dB)

13.5dB

@ 300 MHz 13.4dB

@ 3 GHz 13dB

@ 6 GHz

Phase (Zin) Phase (Zout)

Hình 3-26 Kết quả mô phỏng thông số S, và dòng tiêu thụ của mạch

Để đảm bảo được tính ổn định độ lợi toàn mạch được hi sinh, giảm còn 13.4 𝑑𝐵 tại tần số 3𝐺𝐻𝑧, và duy trì được độ phẳng với sai lệch là 0.5dB trong băng thông rộng đến 8 GHz, phù hợp cho hệ thống thông tin sub-6GHz. Về output return loss, mạch duy trì tốt dưới

−10𝑑𝐵 trong khoảng từ 300 MHz đến 8 GHz. Và để đảm bảo các đường dây nhân tạo hấp thụ tốt các ký sinh, phase của trở kháng ngõ vào và ra được kiểm tra và cho thấy sự thay đổi không quá ±10𝑜 trong khoảng từ 300 MHz đến 8 GHz. Dòng tiêu thụ toàn mạch tương ứng với áp điều khiển 𝑉𝑔𝑠= −1.5𝑉 là 1.39A. Và được đảm bảo rằng các giá trị cuộn cảm đều đáp ứng được dòng phân cực và tần số tự cộng hưởng không dưới 9 GHz. Hình 3-27 mô tả kết quả tín hiệu lớn.

Nguyễn Hữu Luân

Hình 3-27 Kết quả mô phỏng tín hiệu lớn

Khi công suất ngõ vào 𝑃𝑖𝑛 tăng dần đến 30 dBm, các hiệu ứng phi tuyến của linh kiện gây ảnh hưởng nghiêm trọng hơn đến khả năng hoạt động của mạch, các ký sính của linh kiện đều tăng cao hơn. Tại công suất vào 30 dBm, mạch đạt công suất bão hòa ở ngõ ra trên 42 dBm tại 300 MHz, và giảm dần về 41.9 dBm tại 6 GHz. Tương ứng với thiết kế đạt trên 15W trong khoảng từ tần số từ 300 MHz đến 6 GHz.Hiệu suất PAE của toàn mạch giảm từ gần 30% xuống còn 20% tại tần số 6 GHz. Trong khi đó độ lợi công suất tại ngõ vào 30 dBm giảm đi 1 dB so với độ lợi tín hiệu nhỏ, và độ phẳng được duy trì với độ sai lệch là 1 dB. Các kết quả trên được tóm tắt trong bảng Bảng 3-8 dưới đây.

Bảng 3-8 Bảng tóm tắt kết quả post-layout của mạch khuếch đại phân tán đơn cực

Parameters Unit

Specification Single-

Ending PA Post-layout results

Min typ Max Min typ Max

Bandwidth GHz 0.3 6 0.3 6

Small-signal Gain dB 12 15 13 13.4 13.5

Gain Flatness dB ±0.5 ±0.5

Input return loss dB 10 13 5 20 35

Nguyễn Hữu Luân

Output return loss dB 10 12 5 30 40

Saturated output power dBm 42 43.5 41.9 42 42.5

Power gain @ Psat dB 10 12 11.8 12.1 12.6

PAE % 20 25 20 24 29

So sánh kết quả post-layout với các yêu cầu đặt ra, thì thông số về độ lợi tín hiệu nhỏ được thiết kế thấp hơn 2dB so với kì vọng. Tuy nhiên các ràng buộc giới hạn độ lợi của mạch không chỉ đến từ số tầng được lựa chọn, mà còn đến từ khả năng hiện thực hóa và độ ổn định trong quá trình hoạt động. Những giới hạn trên xuất phát từ đặc tính công nghệ, và việc dung hòa các ký sinh để đạt được công suất bão hòa tốt nhất trong băng thông rộng là mục tiêu chính, do đó độ lợi tín hiệu nhỏ có thể được đánh đổi.

Một phần của tài liệu Nghiên cứu và thiết kế mạch tích hợp khuếch đại công suất 35w cho các hệ thống (Trang 74 - 78)

Tải bản đầy đủ (PDF)

(114 trang)