Chương 2 PHÂN TÍCH, THIẾT KẾ CÁC MODULE SUY HAO VÀ DỊCH PHA ĐA TẦNG CHO CÁC HỆ THỐNG THÔNG TIN SUB-6 GHz
2.2 Thiết kế mạch suy hao đa tầng cho hệ thống thông tin sub-6 GHz
2.2.3 Vấn đề ký sinh trong layout đối với mạch suy hao đa tầng
Các giá trị trong Bảng 2-3 ở trên chỉ dừng lại ở mô phỏng schematic. Trong layout ảnh hưởng của các ký sinh từ công nghệ, sẽ làm tăng tổn hao và lệch pha tín hiệu. Do đó yêu
Nguyễn Hữu Luân
cầu phải hiểu được công nghệ và đánh giá được ảnh hưởng của ký sinh lên chất lượng mạch.
Hình 2-11 dưới đây mô tả cắt lớp các tầng cấu trúc của công nghệ III-V, GaAs 250 nm.
Hình 2-11 Sơ đồ cắt lớp của công nghệ GaAs 250 nm [24]
Công nghệ GaAs có độ dày tổng cộng là 100 𝜇𝑚, lớp dưới cùng là lớp kim loại đặc biệt, có mật độ dẫn dòng lớn, được sử dụng làm GND, kết nối thông qua Backvia. Công nghệ GaAs hỗ trợ tổng cộng hai lớp kim loại để đi đường tín hiệu lần lượt là lớp kim loại một (Met1) và kim loại hai (Met2) , với khoảng cách giữa lớp kim loại là 3.7 𝜇𝑚, và khoảng cách giữa lớp kim loại một so với lớp kim loại dưới cùng là 1.4 𝜇𝑚, do đó kim loại hai tối ưu hơn trong việc giảm thiểu các tụ ký sinh, đồng thời độ dày của lớp kim loại hai là 2 𝜇𝑚, trong khi kim loại một độ dày chỉ có 1 𝜇𝑚, điều này cho phép lớp kim loại hai có mật độ dòng lớn hơn, với trở ký sinh tối thiểu. Dựa trên các thông số vật lý được mô tả trên Hình 2-11, lớp kim loại hai được lựa chọn để đi các đường tín hiệu cao tần, và lớp kim loại một sử dụng cho các đường điều khiển.
Trong layout, các đường dây interconnect giúp kết nối các linh kiện với nhau, và đóng góp vào tổn hao và lệch pha của tín hiệu do các trở và tụ ký sinh trên đường dây gây ra. Các đường dây interconnect có thể tương đương với điện cảm 𝐿 mắc nối tiếp trở ký sinh 𝑅, với hai tụ điện mắc dạng shunt ở hai đầu. Do đó một đường dây interconnect tương đương như mạch lọc thông thấp, và có tính chất làm chậm pha tín hiệu. Để xét ảnh hưởng các ký sinh của đường dây interconnect với chất lượng toàn mạch, Hình 2-12 dưới đây mô tả phép so sánh giữa ba phiên bản thiết kế của mạch suy hao 0.5𝑑𝐵. Trong đó Hình 2-12 (a) mô tả
Nguyễn Hữu Luân
thiết kế mạch reduced-T dưới dạng schematic mà không xét ảnh hưởng của các ký sinh. Hình 2-12 (b) là thiết kế mạch với ảnh hưởng của các ký sinh, trong đó các ký sinh được trích xuất từ model của nhà sản xuất. Và cuối cùng Hình 2-12 (c) mô tả layout của thiết kế trên với các đường interconnect tương ứng, tuy nhiên các ký sinh sẽ được trích xuất từ mô phỏng trường điện từ (EM Simulation).
(a) (b) (c)
Atten 0.5 dB
Schematic without
interconnect Schematic with
interconnect Fully Layout
Hình 2-12 Thiết kế mạch suy hao 0.5 dB ở dạng (a) schematic, (b) schematic với model interconnect, (c) fully layout
Schematic có model interconnect
Schematic
Post-layout results
Schematic có model interconnect Schematic Post-layout results
Hình 2-13 Kết quả so sánh tổn hao tín hiệu và độ lệch pha của tầng suy hao 0.5dB
Nguyễn Hữu Luân
Kết quả thể hiện ở trên Hình 2-13 cho thấy model interconnect ảnh hưởng mạnh tới tổn hao tín hiệu và độ lệch pha. Trong khi đó kết quả post-layout cho thấy ảnh hưởng của trở ký sinh của các đường interconnect là không đáng kể tuy nhiên pha bị lệch đi 0.4𝑜 so với thiết kế schematic. Những ảnh hưởng của ký sinh này nếu như thiết kế các đường dây interconnect nhỏ lại để giảm khả năng làm lệch pha, thì giá trị trở ký sinh tăng lên, và tín hiệu bị tổn hao nhiều hơn. Trong thực tế thì các model của nhà sản xuất là kết quả ngoại suy từ một bộ dữ liệu cho trước của dường dây, do đó có độ chính xác nhất định. Tuy nhiên kết quả mô phỏng trường điện từ (EM) được thiết lập dựa trên kích thước thực tế các lớp vật lý của pdk, thông qua các thuật toán mô phỏng EM mà trích xuất ra được bộ thông số S tương ứng. Do đó kết quả từ mô phỏng EM đáng tin cậy hơn. Tất cả các tầng suy hao được xây dựng trong phần 2.2.2, đều được tối ưu lại khi xét ảnh hưởng của các ký sinh trong layout.
Để tránh hiện tượng loading effect và tối ưu khả năng phối hợp trở kháng ra bên ngoài, thứ tự sắp xếp các tầng được tối ưu [5]. Trong đó những tầng có hệ số phản xạ tệ nhất được bao bọc bởi những tầng có khả năng phối hợp trở kháng tốt hơn. Hình 2-14 bên dưới mô tả sắp xếp cũng như schematic của từng khối sau khi được tối ưu.
Hình 2-14 Thiết kế và sắp xếp 6 tầng của mạch suy hao
Bộ ba mạch suy hao loại 𝜋/𝑇 có chung cơ chế điều khiển và nguyên lý hoạt động do đó được sắp xếp và layout sát nhau, sao cho đối xứng nhất có thể. Hai mạch suy hao dạng reduced-T có khả năng phối hợp tải tốt do độ suy hao thấp, nên được sử dụng để cách ly nhóm mạch suy hao 𝜋/𝑇 và mạch switched path. Trong quá trình tối ưu thì ảnh hưởng tải đối với mạch 16 dB là nghiêm trọng nhất, và cho kết quả tốt hơn khi được sắp xếp ở tầng cuối cùng. Hình 2-15 bên dưới là layout của thiết kế trên Hình 2-14, cùng với chip sau khi được gửi đi chế tạo.
Nguyễn Hữu Luân
Hình 2-15 Chip suy hao đa tầng (a) sau khi được chế tạo và (b) bản layout thiết kế (2 mm x 4 mm)