Việc thiết kế các chân đế đầu vào có thể thực hiện song song với việc thiết kế các chân đế đầu ra với chú ý đến kích thước của transistor. Thường các transistor được sử dụng trong các chân đế đầu ra có thể được sử dụng thay thế. Tuy nhiên phải quan tâm đến một khuyến cáo bổ sung. Liên kết cổng của một transistor MOS có trở kháng đầu vào rất cao (khoảng 1012 đến 1013). Ngưỡng điện áp mà lớp ô-xít bị đánh thủng và bẻ gãy là vào khoảng 40-400V. Giá trị điện áp mà có thể tạo trên một cổng được xác định như sau:
g C t I V (3.1)
Trong đó, V là điện áp trên cổng, I là dòng điện nạp, t là thời gian cần thiết để nạp cổng và Cg là dung kháng của cổng.
Từ công thức, nếu I=10A, Cg =0,03pF và t =1s thì điện áp xuất hiện trên cổng xấp xỉ vào khoảng 330V. Thường một tổ hợp của một điện trở và các kẹp đi-ốt (diode clamps) (bảo vệ tĩnh điện) được sử dụng để hạn chế điện áp phá hủy tiềm tàng này. Một mạch điển hình được minh họa trong hình 3.41 [2] cùng với hai layout có thể của nó. Các đi-ốt kẹp D1 và D2 đóng (turn on) nếu điện áp tại nút X tăng trên mức VDD hoặc giảm xuống dưới mức VSS. Điện trở R được sử dụng để hạn chế dòng đỉnh chạy qua các đi-ốt trong trường hợp có sự thông qua của một điện áp không bình thường. Giá trị điện trở thường được chọn trong
89 khoảng 200 - 3k. Trở kháng này kết hợp với dung kháng đầu vào C sẽ tạo ra một hằng số thời gian RC, hằng số này cần phải xem xét trong các mạch tốc độ cao. Một điện trở bằng si- líc đa tinh thể thường được lựa chọn cho điện trở khuếch tán trong quá trình p-well, vì nó làm giảm khả năng tạo dòng phun (injection) nạp bổ sung vào lớp đế, dòng mà có thể góp phần dẫn đến hiện tượng chốt. Trong một quá trình n-well, một mạch I/O toàn transistor loại n có thể được thiết kế. Trong trường hợp này, các điện trở bảo vệ được khuếch tán n+, cũng như các thiết bị "đâm thủng" loại n (punch-through), có thể được sử dụng. Một thiết bị "đâm thủng" có vùng khuếch tán cực nguồn và cực máng khoảng cách rất gần và không có cực cửa. Thiết bị này tạo khả năng bảo vệ bằng cơ chế "thác lũ" (avalanching) ở điện áp khoảng 50V. Khi đó, không cần thiết phải thêm một giếng nào vào trong cấu trúc I/O loại này.
90
Hình 3.41Chân đế đầu vào với bảo vệ phóng tĩnh điện
Khi thực hiện giao tiếp lô-gic TTL với CMOS, sẽ thuận lợi hơn nếu đặt điểm chuyển mạch của bộ đảo đầu vào ở giữa vùng chuyển mạch của TTL. VOL=0,4V và VOH=2,4V cho TTL. Như vậy, điểm chuyển mạch phải vào khoảng gần 1,4V. Điều này có thể đạt được bằng cách tỉ lệ hóa các transistor bộ đảo hoặc sử dụng điện áp tham chiếu. Một cách khác, đầu ra TTL có thể sử dụng một điện trở bổ sung nối với nguồn cung cấp 5V để cải thiện VOH của TTL. Điện trở này có thể được thêm vào bên trong của chân đế dưới dạng một transistor loại p.