Chúng ta có thể sử dụng một đồng hồ 4-pha như là một phương án tổng quát cho các mạch lô-gic đô-mi-nô. Tuy nhiên bằng cách sử dụng cổng lô-gic thích hợp, bất cứ tổ hợp nào của các pha có thể được tạo ra một cách cục bộ cho các mạch có yêu cầu các chiến lược đồng hồ khác nhau. Chẳng hạn, 1 có thể được sử dụng như một đồng hồ chốt tớ (slave). 2 được sử dụng cho quá trình đánh giá lô-gic mức thứ nhất. 3 được sử dụng như một đồng hồ chốt chủ (master). Và 4 được sử dụng cho quá trình đánh giá lô-gic mức thứ hai. Sơ đồ khối của chiến lược đồng hồ này được minh họa trong hình 3.36 [2].
Hình 3.36Chiến lược đồng hồ 4-pha giả
Với các thiết kế lần đầu, các thiết kế mà thường sử dụng các cổng lô-gic tĩnh, thì chiến lược đồng hồ 2-pha giả thường được lựa chọn. Đây cũng thường là một lựa chọn phổ biến được trình bày trong các tài liệu của Mead và Conway. Bởi vì các vấn đề định tuyến tín hiệu đồng hồ được giảm thiểu, đặc biệt trong các thiết kế các đường dữ liệu (data path). Một phương pháp khác, một đồng hồ một pha duy nhất cùng với các chốt được minh họa trong hình 3.37 [2] có thể được sử dụng ở những thiết kế mà mật độ không phải là một vấn đề. Các cổng động có thể được sử dụng bằng cách áp dụng các mạch lô-gic 2-pha.
85 Với các mạch bít nối tiếp, các mạch mà trong đó việc định tuyến tín hiệu đồng hồ và độ phức tạp của các mạch flip-flop là quan trọng thì một sơ đồ đồng hồ 2 hoặc 4-pha là thích hợp nhất.
Chiến lược đồng hồ 4-pha giả có thể nói là một chiến lược phổ thông nhất bởi vì nó cho phép xây dựng bất cứ dạng thức lô-gic nào bằng việc tạo ra đồng hồ on-chip thích hợp.
Hình 3.37Chiến lược đồng hồ một pha duy nhất