Các quá trình tạo si-líc trên tấm cách điện (SOI - silicon on insulator) có một số điểm mạnh tiềm năng so với các công nghệ CMOS truyền thống. Các điểm mạnh bao gồm mật độ cao hơn, không gặp phải vấn đề latch-up, và có dung kháng ký sinh thấp hơn. Trong quá trình SOI, một lớp mỏng của màng si-líc đơn tinh thể được hình thành bằng phương pháp epitaxy trên một tấm cách điện chẳng hạn như sa-phia hoặc hỗn hợp ô-xít nhôm ma-nhê (magnesium aluminate spinel). Các mặt nạ và các kỹ thuật doping khác nhau được sử dụng để tạo các thiết bị kênh p hoặc kênh n. Hình 2.11-12 [2] minh họa một số bước trình trong quá trình này. Không giống như các công nghệ CMOS truyền thống, một số bước phụ thêm trong quá trình hình thành giếng không có mặt trong công nghệ này.
26
Hình 2.11Chu trình của quá trình SOI (phần 1)
Những bước sử dụng trong các quá trình CMOS SOI gồm:
Một màng mỏng (7-8m) si-líc loại n với nồng độ tạp chất nhỏ (lightly) được hình thành trên một tấm cách điện. Đá sa-phia là một vật liệu phổ biến dùng làm đế cách điện (hình a).
Một phép khắc không đồng nhất (anisotropic) được sử dụng để khắc đi si-lic ngoại trừ vùng mà sự khuếch tán (n hoặc p) cần phải thực hiện. Việc khắc phải là không đồng nhất vì độ dày của si-líc lớn hơn rất nhiều các khoảng cách mong muốn giữa các "đảo" (island) si-líc (hình b và c).
Các đảo p được hình thành tiếp theo bằng cách che (masking) các đảo n với chất phản quang. Một tạp chất (dopant) loại p, chẳng hạn Bo (boron), được cấy vào. Việc cấy này bị chặn ở vùng có chất phản quang nhưng tạo thành các đảo p ở vùng không có mặt nạ. Các đảo p sẽ là nơi hình thành các thiết bị kênh n (hình d).
Các đảo p tiếp đến được bao phủ bởi một chất phản quang và một tạp chất loại n, chẳng hạn phốt-pho, được cấy để tạo thành các đảo n. Các đảo n là nơi sẽ hình thành các thiết bị kênh p (hình e).
Một lớp ô-xít cực cổng mỏng (khoảng 500-600Ao) được hình thành trên toàn bộ cấu trúc si-líc. Quá trình này thường được thực hiện bằng phương pháp ô-xi-hóa nhiệt.
27 Một màng mỏng si-líc đa tinh thể được lắng đọng lên trên lớp ô-xít vừa tạo. Thông thường, phốt-pho được thêm vào trong quá trình lắng đọng si-líc đa tinh thể nhằm giảm nhỏ trở tráng của nó (hình f).
Hình 2.12Chu trình của quá trình SOI (phần 2)
Phần si-líc đa tinh thể sau đó được tạo mẫu bằng phương pháp tạo mặt nạ quang (photomasking) và được khắc. Quá trình này tạo (define) lớp si-líc đa tinh thể trong cấu trúc (hình g).
Bước tiếp theo là việc hình thành các cực nguồn và cực máng pha tạp n (n-doped) của các thiết bị kênh n trong các đảo p. Các đảo n được bao phủ bằng một lớp phản quang và một tạp chất loại n, thường là phốt-pho, được cấy vào. Do có lớp phản quang, tạp chất bị chặn không thâm nhập được vào các đảo n. Tại vùng cực cổng của các đảo p, cũng do lớp si-líc đa tinh thể, tạp chất cũng bị chặn không thâm nhập được. Sau bước này, các thiết bị kênh n được hoàn thành (hình h).
Các thiết bị kênh p được tạo trong bước tiếp theo bằng cách che các đảo p và cấy các tạp chất loại p chẳng hạn như Bo. Lớp si-líc đa tinh thể trên vùng cực cửa của các đảo
28 n chặn sự thâm nhập của tạp chất. Do đó, chúng ta tạo được các thiết bị kênh p (hình i).
Một lớp kính phốt-pho hoặc một số chất cách điện khác, chẳng hạn như SiO2 được lắng trên toàn bộ cấu trúc. Phần kính (glass) sau đó được khắc tại các vị trí nút cắt tiếp điểm. Một lớp kim loại được tạo ra bằng cách làm bốc bay nhôm và lắng động trên toàn bộ cấu trúc sau đó khắc chỉ để lại các đường dẫn kim loại mong muốn. Kim loại nhôm sẽ chảy qua các nút cắt tiếp xúc để tạo liên kết với các vùng khuếch tán hoặc các vùng si-líc đa tinh thể.
Công đoạn cuối cùng là một lớp bảo vệ của lớp kính phốt-pho được lắng đọng và được khắc làm hở các điểm nối dây.
Bởi vì các vùng khuếch tán mở rộng xuống đến đế cách điện, chỉ các vùng tường bên cạnh (sidewall) gắn với các khuếch tán cực nguồn và cực cửa tạo ra dung kháng ký sinh tiếp xúc. Do sa-phia là một chất cách điện tốt, các dòng rò giữa transistor và đế và các thiết bị bên cạnh gần như được loại bỏ hoàn toàn.
Để tăng sản lượng sản xuất, một số quá trình sử dụng phương pháp khắc thiên vị (preferential etch) trong đó các cạnh của các đảo được cắt thon. Do đó, các đường chạy (runner) của kim loại nhôm hoặc si-líc đa tinh thể có thể đi vào và đi ra khỏi các đảo với một độ cao bước tối thiểu. Điều này trái ngược với phương pháp khắc không đồng nhất đầy đủ (fully anisotropic etch) trong đó nút cắt dưới (undercut) được đưa về không như minh họa trong hình 2.13 [2]. Trong minh họa, phương pháp khắc đồng nhất (isotropic etch) cũng được trình bày để có một cái nhìn so sánh rõ ràng giữa các phương pháp.
29
Hình 2.13Minh họa các phương pháp khắc
Một số điểm mạnh của phương pháp SOI có thể tóm tắt là:
Vì không cần thiết sử dụng các giếng, các cấu trúc có mật độ dày đặc hơn thân đế si- líc (bulk silicon) có thể dễ dàng đạt được. Hơn nữa các kết nối n đến p có thể được tạo một cách trực tiếp.
Với kết quả là dung kháng ký sinh thấp, công nghệ này là cơ sở cho việc sản xuất các mạch có tốc độ hoạt động cực nhanh.
Không gặp phải vấn đề đảo vùng (field-inversion problem).
Không gặp phải vấn đề latch-up do sự tách biệt của các transistor kênh n và kênh p bởi đế cách điện.
Vì không sử dụng đế dẫn điện, nên không gặp phải các vấn đề hiệu ứng thân đế. Mở rộng giới hạn cho phép của sự phát xạ.
Tuy nhiên, mặt trái của công nghệ này, do sự vắng mặt của các đi-ốt đế, các đầu vào ở một mức độ nào đó gặp khó khăn hơn trong việc bảo vệ. Vì độ lợi của thiết bị thấp, các cấu trúc I/O phải làm lớn hơn. Thêm nữa, các đế sa-phia hoặc các hỗn hợp ô-xít (spinel) đường là khá đắt đỏ so với si-líc chưa kể các công nghệ xử lý hiện nay cũng kém phát triển hơn so với các kỹ thuật xử lý đế si-líc. Chính lý do này khiến công nghệ SOI, mặc dù là công nghệ tiềm năng cho CMOS tốc độ cao nhất, trở thành một công nghệ đắt đỏ nhất.
30