Dạng cơ bản của loại mạch lô-gic này được minh họa trong hình 3.13 (hình a) [2]. Đây là một kiểu vi phân của mạch lô-gic bởi vì nó yêu cầu cả tín hiệu "thật" (true) và tín hiệu bù cần được nối với các cổng. Hai cấu trúc chuyển mạch nMOS bù được hình thành và sau đó được nối với một cặp các transistor kéo-lên loại p được đấu chéo. Khi các đầu vào chuyển mạch, các nút Q và Q được kéo hoặc lên mức cao hoặc xuống mức thấp. Hồi tiếp dương được sử dụng cho các transistor kéo-lên loại p để làm cho cổng thực hiện chuyển mạch. Các cây lô-gic có thể được tối thiểu hóa thêm từ dạng vi phân đầy đủ bằng cách sử dụng các thuật toán tối thiểu hóa hàm lô-gic. Cấu trúc này, còn được gọi là cấu trúc cổng lô-gic chuyển mạch điện áp cascade (CVSL) tĩnh, có tốc độ hoạt động chậm hơn cổng bù thông thường sử dụng một cây lô-gic loại p và cây lô-gic loại n. Điều này là bởi vì trong quá trình thực hiện chuyển mạch, các transistor kéo-lên loại p phải chống lại ảnh hưởng của các cây kéo-xuống loại n. Một thực hiện cụ thể của loại cấu trúc cổng này được minh họa trong hình 3.13 (hình b). Cần chú ý rằng đây không phải là cách thực hiện tối ưu của loại cổng này.
Thực hiện việc cải tiến hơn nữa thu được kết quả là một phiên bản được định thời (clocked) của cấu trúc CVSL như trình bày trong hình 3.13 (hình c). Cấu trúc này thực ra chỉ là hai cổng đô-mi-nô hoạt động dựa trên các đầu vào "thật" và bù với một cây lô-gic được tối thiểu. Các điểm mạnh của loại cấu trúc lô-gic này so với cấu trúc đô-mi-nô là sự đơn giản và khả năng tạo ra bất cứ biểu thức lô-gic nào, điều này làm cho nó trở thành một họ mạch lô-gic hoàn chỉnh. Các điểm mạnh này đạt được với sự trả giá về việc phải định đường thêm, về diện tích vùng tích cực, và về độ phức tạp kèm theo với việc xử lý lô-gic rãnh đôi (double rail
68 logic). Tuy nhiên, khả năng có thể tạo mọi hàm lô-gic trở thành một ưu điểm khi có yêu cầu việc tổng hợp mạch tự động. Một ví dụ mạch XOR bốn đường được tổng hợp sử dụng loại cấu trúc lô-gic cải tiến CVSL được minh họa trong hình 3.14 [2].
69