Các ràng buộc này được xác định bởi các thành phần của: Các kích thước đặc trưng.
Sự phân tách và bao trùm giữa các yếu tố
Có một số vấn đề chúng ta cần thảo luận kỹ bao gồm:
1. Các luật về sự phân tách và khoảng cách tốt. p-well thường là một sự khuếch tán sâu, và do đó các kích thước bên ngoài cần thiết phải cung cấp đủ độ rõ nét giữa các cạnh của p-well và các vùng khuếch tán p+ lân cận. Trong các quá trình hiện nay, 5 là kích thước đủ để đảm bảo rằng các cạnh của giếng p không bị ngắn mạch với các vùng khuếc tán p+ trên đế loại n. Sự rõ ràng phía bên trong được xác định bởi sự chuyển tiếp (transition) của vùng ô-xít qua vùng biên của giếng như minh họa trong hình 2.24 [2]. Mặc dù một số quá trình cho phép độ rõ nét phía bên trong bằng không, tuy nhiên với các luật 3 các vấn đề chẳng hạn như các hiệu ứng mỏ chim có thể xuất hiện. Một điểm nữa cũng cần phải lưu ý là để tránh các ngắn mạch, lớp thinox không được phép bao trùm vùng biên của giếng. Vì trở kháng tấm của giếng p có thể lên đến vài k trên một đơn vị vuông, nên cần thiết phải tiếp đất tốt cho giếng. Bằng cách này sẽ ngăn chặn sự tụt giảm điện áp một cách quá mức do dòng rò đế. Như vậy, luật thiết kế để thực hiện việc tiếp đất giếng p sẽ phải đặt các liên kết đế bất cứ nơi nào khi không gian có thể và phù hợp với các luật thiết kế đã đưa ra.
Hình 2.24Ảnh hưởng của sự khuếch tán một phía của giếng p
2. Các ràng buộc transistor. Khi lớp si-líc đa tinh thể vượt qua lớp thinox, các vùng khuếch tán cực nguồn và cực máng được che bởi vùng si-líc đa tinh thể này. Do vậy, các cực nguồn, cực máng và kênh sẽ tự sắp xếp đối với cực cửa. Điều quan trọng là lớp si-líc đa tinh thể phải bao trùm hoàn toàn lớp thinox, nếu không transistor được tạo ra sẽ bị ngắn mạch bởi đường khuếch tán giữa cực nguồn và cực máng. Để đảm bảo điều kiện này, một lớp si-líc đa tinh thể 1,5-2 cần phủ trên các cạnh của vùng khuếch tán. Đây chính là hiện tượng cực cổng mở rộng (gate extension). Lớp ô-xít mỏng phải mở rộng bên trên lớp si-líc đa tinh thể cực cửa sao cho các vùng khuếch tán tồn tại và
43 mang dòng hạt tích điện vào và ra khỏi kênh. Một mở rộng 2 của lớp thinox cần để bảo vệ các vùng cực nguồn và cực máng. Các vùng si-líc đa tinh thể và thinox mà không chủ đích kết hợp để tạo thành một transistor thì phải được phân tách khoảng 0,5-1. Luật cho sự rõ nét và bao trùm của lớp p+ và lớp thinox là 2. Hình 2.25 [2] minh họa trường hợp của cả hai loại transistor có một vùng thinox (khuếch tán) và một vùng si-líc đa tinh thể. Một thiết bị loại n có một vùng giếng p bao quanh, trong khi đó một thiết bị loại p có một vùng p+ bao quanh. Các vùng ô-xít mỏng không bao trùm bởi lớp p+ là n+ và do đó là các thiết bị loại n hoặc các dây dẫn (bên trong giếng p). Như vậy, một transistor là một thiết bị kênh p nếu nó ở bên trong một vùng p+; ngược lại nó là một thiết bị kênh n. Từ thảo luận trên, chúng ta thấy rằng có hai kiểu cấy ghép/khuếch tán được sử dụng để tạo thành các transistor loại p và loại n. Điều quan trọng cần chú ý là khuếch tán p+ được tạo ra bằng phép "và lô-gíc" của lớp thinox và các mặt nạ p+, trong khi đó khuếch tán n+
được tạo ra bằng phép “và lô-gíc” của lớp thinox và phép “đảo lô-gic” của mặt nạ p+ (NOT p+ mask)
3. Các kết nối. Có một số kết nối sẵn có:
Kết nối lớp kim loại và lớp thinox loại p (khuếch tán p). Kết nối lớp kim loại và lớp thinox loại n (khuếch tán n). Kết nối lớp kim loại và lớp si-líc đa tinh thể.
Kết nối VDD và VSS (các kết nối với đế). Kết nối chia tách (các kết nối với đế).
Hình 2.25Vị trí của các cạnh cực cổng và lớp p+
Phụ thuộc vào quá trình, có thể cho phép thực hiện các kết nối khác chẳng hạn như các kết nối "chìm" (buried) giữa lớp thinox và lớp si-líc đa tinh thể. Đôi khi, kiểu kết nối này
44 chỉ được phép đối với duy nhất một loại của lớp thinox. Vì đế được chia thành các vùng giếng, mỗi giếng tách biệt phải được nối với điện áp cung cấp thích hợp, nghĩa là giếng p phải được nối với điện áp VSS và đế giếng n phải được nối với điện áp VDD. Điều này có thể đạt được bằng cách sử dụng các kết nối đế. Một điều cần chú ý là mọi thiết bị loại n phải được bao quanh bởi một giếng p và giếng p đó phải được nối với điện áp VSS thông qua một kết nối VSS. Hơn nữa, mỗi thiết bị loại p phải có truy xuất (access) đến một kết nối VDD. Kết nối chia tách hoặc hợp tương đương với hai kết nối kim loại khuếch tán riêng rẽ được giữ với nhau bằng kim loại. Cấu trúc này được sử dụng để nối các cực nguồn của transistor với hoặt là đế hoặc là giếng p. Để đảm bảo biên vùng pha tạp p+/n+ nằm trong khoảng 1 tính từ tâm của nút cắt nối thì phải áp dụng luật 4-6 cho độ dài các nút cắt nếu một nút cắt là một nút cắt kéo dài. Điều này được minh họa trong hình 2.26 - 2.28 [2] cho các kết hối hợp VSS. Do các yêu cầu khi quá trình công nghệ được thay đổi tỷ lệ, cấu trúc kết nối chia tách được sử dụng cho kết nối hợp VDD trong minh hoạ 2.26 - 2.28 thường được sử dụng nhiều hơn. Bằng cách này, kết quả là có thể tạo được tất cả các nút cắt kết nối tương đối giống nhau cho toàn bộ bản thiết kết, và như thế sẽ có nhiều thuận lợi trong quá trình sản xuất. Các kết nối có tính lọc cũng có thể được tạo ra từ kết quả của việc bỏ quên nút cắt kết nối. Điều này có thể sẽ là một tai họa (fatal) cho sản phẩm mặc dù trong thực tế, một số mạch vẫn có thể làm việc.
45
Hình 2.26Minh họa sự gộp của các kết nối
4. Ràng buộc đối với pha tạp si-líc đa tinh thể. Trong một số quá trình CMOS p-well hiện nay, lớp si-líc đa tinh thể thường được pha tạp p+. Điều này có nghĩa là bước pha tạp p+ ở một mức độ nào đó làm giảm nồng độ tạp loại n+ trong lớp si-líc đa tinh thể. Do đó có một sự gia tăng trở kháng tấm của lớp si-líc đa tinh thể, điều mà thường bắt gặp trong các vùng. Nếu đây là một vấn đề thì luật để thực hiện sẽ phải đặt các dây dẫn si-líc đa tinh thể (càng nhiều càng tốt) ra ngoài vùng p+.
5. Ràng buộc với lớp p+ và các cạnh cực cổng. Luật 2 cho việc phân tách giữa các cạnh cực cổng và lớp p+ tạo cơ sở cho việc thay đổi nồng độ pha tạp và cho phép sự tạo thành của các đi-ốt một chiều như minh họa trong hình 2.25 [2]. Như một luật tổng quát trong quá trình sản xuất, sự chuyển đổi từ vùng tạp chất n+ sang vùng p+ không được điều khiển. Do đó, các định hướng lớp tiếp xúc khác nhau có các điện áp đánh thủng khác nhau có thể dự đoán trong các quá trình khác nhau.
46
Hình 2.27Minh họa sự gộp của các kết nối (tiếp)
6. Ràng buộc về các vành bảo vệ. Các vành bảo vệ là các vùng khuếch tán p+ trong đế loại n và vùng khuếch tán n+ trong giếng p được sử dụng để thu thập dòng các hạt mang điện thiểu số. Nếu chúng được thực hiện trong một đế thì các vành bảo vệ p+ phải được nối với VSS, trong khi đó các vành bảo vệ n+
phải được nối với VDD. Một khuếch tán n+ với vành bảo vệ p+ được minh họa trong hình 2.29 (hình a) [2], và một khuếch tán p+ với vành bảo vệ n+ được minh họa trong hình 2.29 (hình b) [2]. Một layout điển hình cho một cổng lô-gíc NAND hai đầu vào sử dụng các luật thiết kế dựa trên được minh họa trong hình 2.30 [2].
48
49
Hình 2.29Thực hiện các vành bảo vệ n+ và p+
Hình 2.30Mạch NAND 2 đầu vào sử dụng luật lambda cho CMOS p-well