Một cổng CMOS động cơ bản được minh họa trong hình 3.5 [2]. Cổng này bao gồm một cấu trúc lô-gic dùng transistor loại n mà nút đầu ra được tiền nạp (precharge) tới VDD bởi một transistor (nạp trước, tiền nạp - precharge) loại p và xả (discharge) có điều kiện bởi một transistor loại n nối với VSS. (Hoặc một cách khác, một transistor loại n nạp trước tới VSS và một transistor loại p xả tới VDD và một khối lô-gic gồm các transistor loại p được sử dụng). Gọi là một đồng hồ pha đơn. Với mạch sử dụng các transistor loại n, pha nạp trước xảy ra khi =0. Đường đến nguồn cung cấp VSS được đóng thông qua transistor loại n "chuyển mạch đất" khi =1. Dung kháng đầu vào của loại cổng này cũng tương tự như của loại cổng giả nMOS. Thời gian kéo-lên (pull-up) có thể được cải thiện nhờ ưu điểm của chuyển mạch tích cực nhưng thời gian kéo xuống (pull-down) lại tăng lên do chuyển mạch đất. Chú ý rằng, chuyển mạch đất có thể được bỏ đi nếu các đầu vào được đảm bảo trở về giá trị không trong suốt quá trình nạp trước.
Một số vấn đề dễ thấy trong cấu trúc này. Thứ nhất, các đầu vào có thể chỉ nạp trong giai đoạn tiền nạp. Nếu điều kiện này không được đảm bảo, các hiệu ứng tái phân tán nạp có thể phá hỏng điện áp nút đầu ra. Các cổng CMOS động đơn pha đơn giản không thể mắc cascade với nhau. Chẳng hạn, xem xét hình 3.6 [2]. Khi các cổng đang được tiền nạp, các nút đầu ra được nạp đến VDD. Trong giai đoạn đánh giá giá trị, đầu ra của cổng đầu tiên sẽ được xả có điều kiện. Tuy nhiên có một sự trễ do thời gian kéo-xuống là hữu hạn. Do đó nút tiền nạp có thể xả nút đầu ra của cổng tiếp sau trước khi cổng thứ nhất được đánh giá giá trị ra một cách chính xác.
61
Hình 3.5Lô-gic nMOS động
Hình 3.6Sơ đồ cascade các cổng động
62 Một cải tiến của cấu trúc này sử dụng dạng lô-gic hai hoặc bốn pha được phát triển cho các loại trước đây của thiết kế MOS. Các cổng này thêm vào một pha đồng hồ lấy và giữ mẫu vào các chu trình tiền nạp và định giá trị. Hình 3.7 [2] minh họa một phiên bản thực hiện sơ đồ cổng với các quan hệ nhịp đồng hồ tương ứng được sử dụng. Sự kết hợp của các nhịp đồng hồ 12 và 23 được sử dụng trong ví dụ này. Trong suốt nhịp 1, nút PZ được tiền nạp, trong khi nút Z được giữ ở giá trị trước đó của nó. Khi 2 thì nút PZ giữ nguyên tiền nạp và, ngoài ra, cổng truyền được đóng, và do đó tiền nạp nút Z. Khi 3, cổng thực hiện định giá và nút PZ được xả có điều kiện. Nút Z thực hiện theo sau nút PZ khi cổng truyền vẫn đóng. Cuối cùng, khi 4, nút Z sẽ được giữ trong trạng thái đã được định giá. Trạng thái của nút PZ là không quan trọng nữa.
Có bốn loại cổng đặc trưng bởi giai đoạn mà sự định giá trị được thực hiện. Khi sử dụng các mạch lô-gic loại này, chúng cần phải được sử dụng theo một tuần tự thích hợp. Các kết nối cho phép giữa các loại này được minh họa trong hình 3.8 [2].
63 Chú ý rằng bốn mức lô-gic có thể được đánh giá trong khung thời gian một bít. Một cách khác, một sơ đồ mạch lô-gic hai pha có thể được sử dụng bằng việc dùng loại bốn cổng và loại hai cổng hoặc loại một cổng và loại ba cổng. Một cấu trúc bốn pha khác được minh họa trong hình 3.9 [2] cùng với dạng sóng xung nhịp đồng hồ. Cấu trúc này có các hạn chế tích hợp được minh họa trong hình 3.10 [2]. Cổng loại này có sự hạn chế hơn so với loại cổng đã đề cập trong phần trên, tuy nhiên mạch đơn giản hơn và số xung nhịp đồng hồ được giảm nhỏ, cùng với layout có thể được thu nhỏ hơn. Một cách tương tự, một hệ thống hai pha có thể dùng cổng loại hai và bốn.
64
Hình 3.10Các liên kết cho phép giữa các loại - Kiểu B
Số lượng các transistor cần thiết cho các cổng lô-gic loại này hoặc là n+4 hoặc là n+3 với một cổng có n đầu vào. Một vấn đề gặp phải của các cổng loại này là tần số của tín hiệu đồng hồ phải đủ dài để cho phép cổng chậm nhất có thể thực hiện đánh giá được. Do vậy, các cổng tốc độ nhanh có xu thế đánh giá nhanh và phần còn lại của chu kỳ là thời gian chết (dead time). Các vấn đề thiết kế hệ thống khác nảy sinh là khi cố gắng phân bố bốn hoặc nhiều hơn đồng hồ và đồng bộ chúng xung quanh một chíp lớn.