Thẩm định các thành phần của hệ thống lai thời gian thực kết nối đồng bộ dựa trên logic tính toán khoảng DC

ðI HC QUC GIA HÀ NI TRƯNG ðI HC CÔNG NGH LƯƠNG THANH HOÀI THM ðNH CÁC THÀNH PHN CA H THNG LAI THI GIAN THC KT NI ðNG B DA TRÊN LOGIC TÍNH TỐN KHONG DC (DURATION CALCULUS) Ngành: Công ngh thông tin Chuyên ngành: Công ngh phn mm Mã s: 60 48 10 LUN VĂN THC SĨ NGƯI HƯNG DN KHOA HC: TS ðng Văn Hưng Hà Ni 2010 LI CAM ðOAN Tơi xin cam đoan thơng tin, s liu, kin thc t ngun thng, ñăng ti chí trích dn lun văn thu thp chuyên ngành, sách, báo… Các gii pháp ñưa ca bn thân rút t trình nghiên cu tng hp Tác gi ký tên Lương Thanh Hoài MC LC M ðU Chương – Phép Tính Tốn Khong 1.1 Phép Tính Tốn Khong Có Lp 1.2 Phép Tính Tốn Khong Có Lp Vi Thi Gian ðơn ðiu Yu Chương Xây dng chương trình thi gian thc 12 2.1 B ba Hoare m rng 12 2.2 Cú pháp ng nghĩa phi hình thc 13 2.3 Ng nghĩa hình thc ca ngơn ng lp trình 14 2.4 Các lut kim chng 17 Chương K thut thit k h thng ñiu khin th i gian thc 22 3.1 Hình thc hóa giao din ri rc 23 3.2 Các lut kim chng thit k mc cao 24 Chương Kim chng vic tránh xung ñt h thng ñiu khin tàu ñin 26 4.1 Tng quan v ETCS 26 4.2 Thit k chương trình điu khin 28 4.2.1 Hình thc hóa yêu cu h thng 28 4.2.2 Design Decision – Quyt ñnh thit k 29 4.2.3 Discrete Design – Thit k ri rc 31 4.2.4 Chương trình 34 KT LUN 37 TÀI LIU THAM KHO 38 M ðU Tóm tt – ð xác ñnh kim chng h thng lai phân tán th ñng b (distributed synchronously communication re Hoare c ñin (classical Hoare triples) ñưc m rn (behavior) thi gian thc ca chương trình Nh vào Chng Minh Có Tính Kt Hp (Compositional Proof Sys v Thi Gian ðơn ðiu Yu (Weakly Monotonic Time Ex đưc hình thành Li th ca lut chng minh kt hin vic chia mt h thng ln thành phn nh minh tính ca toàn b h thng t vic chng m hp thành WDC* cung cp bn cht ñơn gin vic lý lun v chương trình thi gian thc bng nhng phương tin (true synchrony) tính tốn siêu trù mt (superd mơ phng bng q trình kim chng nhng thuc tính ñt H Thng ðiu Khin Tàu ðin Châu Âu (Eur ETCS), phiên bn ñy ñ tham s Gii thiu kh tính tốn, nhu cu cho h thng quy mô k Nhiu h thng h tr hoc thay th kim sốt c địi hi an tồn cao như: H thng ñiu khin ñin t khin tàu, h thng điu khin nhà máy lưng h thng địi hi an tồn cao có th dn đn nhng ca ngưi Vì vy, h thng an tồn cao cn Vi s tăng trưng nhan ð phù hp vi nhng thuc tính đm bo cao, nhng ngun gia nhiu tác t tính tốn ch đng đng th ràng buc thi gian thc H thng lai thi gian th mt nhng h thng an tồn cao, đóng m nhng h thng có qui mơ ln Tuy nhiên, tính đng thi, s ràng buc thi gian, s phát trin kim chng nhng h thng lai an t nhiu ðu tiên, vic chng minh thuc tính an tồn vi mt nhng tác t thành phn (component thành phn (mơ hình bi) mt h thng lai vi m bin ñi liên tc khác mi ch đ Th hai, hình thc vi kh (mơ hình hóa) thi gian v ðc bit, vic kim chng ràng buc thi gian b giao din liên tc ri rc làm cho oàn cao tr lên khó khăn tng th ca h thng an tồn cao agent) rt khó bi mi tác t t s (ri rc) ch ñ s phát trin ca ngơn ng đc t mt nhim v thách thc i Explicit Clock Temporal Logic Duration Calculus ([1], [2]) c đin thay đng b lí tưng (nghĩa là, coi tính tốn liên l gin bn cht vic hiu lí gii v hành vi làm tr lên rt phc vic hiu l gian thc [3] Cui cùng, nhng phương pháp kim ch không phi dng kt hp (noncompositional), u c b h thng, khơng có kh m rng ñ tt ñ ki ln s bùng n khơng gian trng thái T đó, vi minh thi gian thc có tính kt hp đóng mt vai tr tính bo đm mc cao cho h thng lai thi gian t Trong lun này, mt s cơng vic s đ xác đnh rng b ba Hoare (Hoare triples) bng cách thêm vào mt h thng chng minh có tính kt hp cho thi gi Pandya nhng ngưi khác [4] ñã xem xét mt nhng cu trúc lp trình tun t bình thưng kt h ñây nhng công thc khong (duration) din t m gian Francois nhng ngưi khác m rng b b thi gian thc ca chương trình phát trin mt t * WDC s dng thit k kim chng h thng phân [5] Damm nhng ngưi khác trình din mt cu tr tin trình thit k da mơ hình ca h thng đ chng tồn b ñ ca h thng thành phn nh bng cơng c kim chng t đng vi lp gian thc [6], [7] Tuy nhiên nhng trưng hp mt s h th ñưc ñ xut da ECTL (Existential Computation tưng hóa đng b lí tưng, ñã dn ñn vic hiu thi gian thc rt phc Mt s khác ñưc ñ xu lưc đ kt ni đng b thay truyn thơng đip d Mt s kt qu khác ñưa nhng lut phân chia ch trưng hp ñc bit (như kim chng t đng ca mt s kt qu khơng th gii quyt đưc đ khơ tc s dng đc t mơ hình ri rc s dng Thay vào đó, biu din mt h thng nhng da WDC* cho h thng lai thi gian thc kt ni ñng b lun là: 1) S dng logic khong da đng b lí tưng, yu t bn vic ñ vic hiu lí gii v hành vi ca h thng thi g 2) Làm cho vic s dng nhng lut ñi vi giao di n ri rc tương thích tt q trình phân tích kim chng h thn g lai t gii quyt s khơng nht qn gia nhng mơ hình liên tc s dng đc t mơ hình ri rc s dng cài đt 3) Theo cú pháp nhng ng nghĩa ca nhng ngơn n g kt ni đng b, mơ t h thng chng minh có tính kt hp cho nhng h thng lai thi gian thc, giúp gii quyt mt cách hiu qu tin trì nh phân tích kim chng nhng h thng qui mô ln Bài lun ñưc t chc sau: chương ñưa tng quan tt v Phép Tính Tốn Khong Có Lp ( DC*), Phép Tính Tốn Khong Có Lp Vi Thi Gian ðơn ð iu Yu (WDC*) Trong chương s xem xét kt ni ñng b da ngơn ng thi gian thc, cho mt ng nghĩa hình thc log ic WDC*, cơng thc hóa nhng lut chng minh có tính kt hp Chương ñưa th it k ri rc Như mt áp dng, chương đưa chương trình kim chng cho toá n thi gian thc ETCS Cui kt lun ca lun danh sách tài liu tham kho Chương – Phép Tính Tốn Khong 1.1 Phép Tính Tốn Khong Có Lp Trong phn ta s trình bày tt v có thêm chi tit v phép tính tốn khong (DC dur * Mt ngơn ng cho DC đưc xây dng bt ñu t ký hiu sau: mt ký hiu constant {a,b,c, …}, mt mt bin trng thái (temporal variable) {u,v,…}, mt tp ký hiu quan h (relation symbols) {R,U,…}, mt c khong (temporal propositional letters) {A,B,….} Mt ñnh nghĩa v ngôn ng trng thái (state expression) ngôn ng Nhng có th đưc đnh nghĩa bng S≙0|P|¬S|S∨S t ≙c | x | u | ∫ S | f (t , , t ) Mt bin trng thái I(P)(t) =1 có nghĩa rng trng thái gi s rng mt trng thái có hu hn bin tron Mt biu thc trng thái đưc thơng dch mt phép toán logic Vi mt biu thc trng thái bt kỳ thông dch I ca bin trng thái mt khong, duration tng ñ dài thi gian mt khong mà ti [t,t’], trình dch I ( ∫ S )([t , t ']) ñưc ñnh nghĩa Mt cơng thc ϕ đưc tha mãn bi mt trình thơng dch mt k [t,t’] đưc đánh giá vi trình thơng dch cho Ta kí hiu điu bi: Cho mt máy thơng dch cho t≤t’≤t’’ ϕ ψ ñúng ln lưt [ Chúng ta cn ý ký hiu vit tt sau: l ≙ ∫ 1, S Thêm na, ta kí hiu PREF(ϕ) mt cơng thc (đơn gin) ñúng vi mi ñon trưc ca mt ñon ñúng cơng thc H thng chng minh cho vi First Order Logic, tiên ñ lut cho Phép Tính Tốn Khong (tham kho [2]) nhn ta ch trình bày li mt s lut tiên đ ca h (DC1) ( DC 2) ∫1=l (DC3) (DC4) ( DC 5) ( ∫ S = x ∫ S = y )⇒∫ S = x + y (DC6) (IR1) (IR2 ) (IR3 ) (DC * ) l = 0⇒ϕ* (DC2*) (ϕ* (DC3*) 1.2 Phép Tính Tốn Khong Có Lp Vi Thi Gian ðn Macrotime Chúng ta tham s hóa logic vi macrotime frame TM = (T, 0) 30 hin thut ñiu khin, Bưc thit k ñu tiên quan tâm ti cơng thc ca thut c i đc t mc cao Nhng chin thut ng ca tc v trí tàu, t s dn t điu khin nên tha mãn nhng yêu cu sau: 1) Gi mt tc ñ mong mun: ñưng ray Thành phn giám sát tc ñ ca tàu tăng tc nu tc đ ca vưt q tc đ mong ñưc phép tăng tc cho ti tc ñ ñt ñưc 2) Phanh khn cp : ATP ca tàu phát hin mt ri ro di sang bên ca EoA, h thng ATP chim quyn ñiu hin vic phanh dng hn tàu trưc chm ti EoA Vì vy thit k đưc hình thc hóa theo công thc: Des ≙ ( (0 ≤ z < ST )∧ ((vh ( ST ≤ z ( ∧ ∧ (( v > ∧ ( (( SB ≤ z ≤ m ∧ v > 0)⊳θ Brake ) ∧ l =T ) * Mt khơng hình thc, ( D1) mơ hình chin thut điu khin pha “far” (n 0≤z ⊳ h l Brake ) ∧ θ 7) (ST ≤ z < SB ) ∧ ( Em = emerg ) ∧ (l < L ) ∧ ((v > ⊳θ Brake ) ∧ l =T )* ⇒ □( ≤ v ≤ v 8) (ST ≤ z < SB ) ∧ ( Em = NoDet ) ∧ (l = L ) ∧ ((v > ⊳θ Brake ) ∧ l =T )* ⇒ □( ≤ v ≤ v des 9) ((SB ≤ z ≤ m ) ∧ ((v > ⊳ 10) Des ⇒ Req 4.2.3 Discrete Design – Thit k ri rc Bưc tip theo ca thit k tìm mt đc t ri r thut ñưa bi Design Decision (mc 5.2.2) Cho zd bin ly mu ca v trí gia chúng zd δ z ðnh nghĩa tương t cho vd ð mô hình hành vi hot đng ca tàu, ta đưa mt giá tr { Acc, Brake} state nhn giá tr trng thái ñiu khin state nhn Acc b ñiu khin ñưa yêu cu tăng tc Brake b ñiu khin ñưa yêu cu phanh Cho Acccmd ≙ state = Acc Brakecmd ≙ state=Brake Mi quan h gia lnh (các bin ri rc) Brakecmd bin liên tc Acccmd, Acc, Brake Acccmd ⊳τ Acc Brakecmd ⊳τ Brake , τ thi gian ñáp ng ñ tàu thc hin vic tăng t Mt thit k ri rc cho b ñiu khin ñưc ñnh ng c hay phanh hĩa bi: 32 ≙l=δ ∨ ( ST ≤ z ϕc < SB ) d ∨ ( ST ≤ z d ∨ (SB ≤ z d ≙ϕ* ϕ Cont c Trc quan ca thit k ri rc (ϕ21, ϕ22), ( ϕ3) mô hình ln lưt chin thut điu khin cá “negot” “rec”, chi tit đưc lưc b ch t khong ly mu ca tc đ v trí tàu gia b khơng kt thúc ca chương trình điu khin có th đ ðt: ϕ Acc) Plant ≙ ( z d ≈δ z ) ∧ ( vd ≈δ v ) ∧ ( Brakecmd ⊳ τ Brake ) ∧ ( Acccmd ⊳τ ϕRBC ≙( Em = emerg ) ∨ (( Em = ok ) ∧ m = m _ ext) m kí hiu cho s m rng quyn di chuyn (MA extensi din t rng RBC có th m rng quyn di chuyn ( on) Biu thc m = m_ext) trưng hp thông thưng (nghĩa là, Em = ok) Trong trưng hp khác, thơng báo tình trng khn cp (nghĩa là, Em=emerg) đ cưng bc tàu phanh iao thông (Plant máy vt lý ca ta Vi lut kt hp song song áp dng vào tác t g tàu, xem xét hai trưng hp khác Controller b điu khin tàu, RBC), chúng nhau, ình kt thúc hoc không th kt thúc ph thuc vào vic tt c tin tr Trưng hp : Các tin trình kt hp dng tt c tin t Plant, Controller, RBC tha mãn nhng đc t sau: rình dng Gi s {(0 ≤ z ≤ m ) ∧ (0 ≤ v ≤ vdes ) ∧ B}[ Plant , (ϕ Plant IdlePlant ) ∧ l = mt ]{(0 ≤ z ≤ m ) ∧ ( v = 0)} {true}[ RBC , (ϕ RBC IdleRBC ) ∧ l = mt ]{true} < SB ) ≤m)∧ {(0 ≤ z d ≤ m ) ∧ (0 ≤ vd ≤ vdes ) ∧ B}[Controller , (ϕCont ( vd = 0)} IdleCont ) ∧ l = mt ]{(0 ≤ z d ≤ m ) ∧ 33 mt (maximum termination) biu th thi gian kt thúc ti ña cho c ba tin trình ð đơn gin, gi s tc đ tàu v tác t ñiu khin (Plant, Controller, RBC) dng mt thi đim, điu trùng khp vi tình thc t Thì đt: ϕ SYS _T ≙((ϕ Plant ∧ ϕCont ∧ ϕRBC ) ( IdlePlant ∧ IdleCont ∧ IdleRBC ))∧ l = mt Rõ dàng, ñiu kin COND1 COND2 lut 10 đúng, lut kt hp song song ñơn gin dn ti {0 ≤ z ≤ m ∧ (0 ≤ v ≤ vdes ) ∧ B}[ Plant || Controller || RBC , ϕ SYS _T ]{(0 ≤ z ≤ m ) ∧ ( v = 0)} ðt A ≙ (δ + τ ≤ θ) ∧ (□ Brakecmd ∨ Acccmd ) ∧B din t rng mi khong b ñiu khin to hoc lnh tăng tc ( Acccmd) hoc lnh phanh ( Brakecmd) c, dưi gi s v mi quan h gia môi trưng ðnh lý sau thit lp tính ca thit k ri r bin trng thái liên tc ri rc, hành vi ca ðnh lý : A ⊢ϕSYS _T ⇒Des Chng minh: (z d ≈δ z ), ( vd ≈δv ), ( Brakecmd ⊳ τ Brake ),( Acccmd ⊳τ Acc) 1) 2) (v ≥ vh ) ⊳ δ + τ Brake ,( v ≤vl ) ⊳δ + τ Acc 3) δ+τ≤θ 4) 5) 6) (v ≥ vh ) ⊳ θ Brake,(v ≤vl ) ⊳θ A ⊢ (((ϕ Plant ∧ ϕ ∧ϕ ) Cont RBC A ⊢ϕSYS _T ⇒Des Trưng hp : tin trình kt hp khơng thành cơng vi c kt thúc nht mt tin trình kt thúc Gi s Plant, Controller RBC tha mãn ñc t sau: {(0 ≤ z ≤ m ) ∧ (0 ≤ v ≤ vdes )∧B}[Plant,ϕPlant ]{} {true}[RBC,ϕRBC ]{} {(0 ≤ z d ≤ m ) ∧ (0 ≤ vd ≤ vdes )∧B}[Controller,ϕCont ]{} ð ñơn gin, ta gi s c ba tin trình đu khơng t theo ta đt: ϕ SYS _ NT ≙ϕ hành công vic kt thúc Tip Plant ∧ϕ Cont ∧ϕ RBC Rõ dàng ñiu kin COND1, COND2 lut 10 đúng, lut kt hp song song dn ti {0 ≤ z ≤ m ∧ (0 ≤ v ≤ vdes ) ∧ B}[ Plant || Controller || RBC, ϕ SYS _ NT ]{} 34 ðt A ≙ (δ + τ ≤ θ) ∧ (□ Brakecmd ∨ Acccmd ) ∧B trưng hp ðnh lý sau thit lp tính cho thit k ri rc, dưi gi s v mi rc liên tc, hành vi ca môi trưng ðnh lý : A ⊢ϕSYS _ NT ⇒Des Vic chng minh ging vi chng minh trưng h li 4.2.4 Chương trình Bưc cui ca thit k vit mt chương trìn trng thái ri rc) tha mãn công thc ri rc 35 P Cont ≙ Em := NoDet while vd >0 (Pos , Spd ) ? (z d , vd ) → vdes := SB := ST := Lv [ ≤ z d ≤ ST → [ vd ≥ vh → SC ! Brakecmd ; delay T; vd ≤ vl → SC ! Acccmd ; delay T;] ST ≤ z d < SB →[ (MAstatus , MAext ) ?( Em , m _ ext) →[ Em = ok → m := m +m _ ext Em = emerg → while vd >0 SC ! Brakecmd ; Spd ? vd ; delay T; od ] delay L → Em = NoDet → while vd >0 SC ! Brakecmd ; Spd ? vd ; delay T; od ] SB ≤ z d < m → while vd > SC ! Brakecmd ; Spd ? vd ;delay T; od ] od Ta ñt E phân thân ca câu lnh lp PCont B ñ tip theo khng ñnh rng, nu to v trí tc tha mãn tin điu kin m i vịng lp ca phép lp P thúc s tha mãn ñiu kin ϕCont Con t kt : b ba Bñ {(0 ≤ z d ≤ m ) ∧ (0 ≤ vd ≤ vdes )}[ E , ϕc ]{(0 ≤ z d ≤ m ) ∧ (( vd = 0) ∨ (0 < vd ≤vdes )} ñúng ð ñơn gin, ta gi s khong thi liên lc (sensor) tàu bng vi thi gian mu tham kho thêm lut 5), không xét ti trư Khong thi gian liên lc gia Plant bng (nghĩa là, khp vi thc t da vào tính ch đng ca b k ca câu lnh ngoi tr ( * DC Nhng vit tt khác ñưc lit kê bên dưi: P1 ≙v P2 P3 P4 P5 Chng minh: 1) {(0 ≤ z d ≤ m ) ∧ (0 < vd ≤vdes )} [( Pos , Spd )?( z d , vd ); S , l = δ ϕS ] {(0 ≤ z d < ST ) ∨ ( ST ≤ z d ≤ SB ) ∨ ( SB ≤ z d ≤ m)} (theo gi s v khong liên lc lut 5) 2) {(0 ≤ z d ≤ m ) ∧ ( vd ≥0)} [ P2, (0 ≤ z d < ST ) ∧ ( ( vd ≥ vh ∧ Brakecmd ) ∨ ( vd ≤ vl ∧ Acccmd ) ) ∧ l =T ] {(0 ≤ z d ≤ m ) ∧ (0 ≤ vd ≤vdes )} {A, lut lut 8} 3) {( ST ≤ z < SB ) ∧ ( vd >0)} [( MAstatus , MAext )?( Em, m _ ext) → P4, ( ST ≤ z ≤SB)∧ d {A, lut 5, lut 8, lut 9} 4) {( ST ≤ z ≤ SB ) ∧ ( vd >0)} [delay L → P3, (ST ≤ z < SB ) ∧ ( Em = NoDet ) ∧ (l = L ) ∧ ( vd >0) ( vd > 0) ∧ Brakecmd ∧ l = T −τ * ] {(0 ≤ z d ≤ m ) ∧ ( vd = 0)} {A, lut 4, lut 8, lut 9} 37 5) {SB ≤ z ≤m} [ P3, ( SB ≤ z {(0 ≤ z d ≤ m ) ∧ ( vd = 0)} {A, lut 4, lut 8, lut 9} 6) {((0 ≤ z d < ST ) ∨ ( ST ≤ z d < SB ) ∨ ( SB ≤ z d ≤ m )) ∧ (0 < vd ≤v des )} [S,ϕS ] {(0 ≤ z d ≤ m ) ∧ (( vd ≤ vdes ) ∨ ( vd = 0))} {theo (2)(6)} 7) 0))} {(0 ≤ z d ≤ m ) ∧ (0 < vd ≤ vdes )}[ E , ϕCont ]{(0 ≤ z d ≤ m ) ∧ ((0 < vd ≤ vdes ) ∨ ( vd = {theo (1), (6), lut 7} ■ KT LUN Chúng ta va trình bày h thng chng minh có tính gian đơn ñiu yu ca sang mt chương trình ñiu khin thi gian thc ñi thc kt ni ñng b Trong tip cn này, ta ñã m rng vi vic nhúng hành vi thi gian thc ca c ca mt m rng ca lí thuyt cơng thc thit k cho mt h thng lai phân tá * vit DC có th đưc chuyn sang dng cài đt ñưc cn này, thy rng, h thng chng minh có hiu qu mt h thng ln thành phn nh có th tính ca tồn b h thng t thành phn h * WDC cung cp bn cht đơn gin vic lí gii v t thi gian thc bng gi thuyt v đơng b lí tưng Trong tương lai, ta s tip tc ci tin logic chng h thng lai phân tán thi gian thc kt ni ñt s chuyn ñi t logic kim chng kt hp 38 TÀI LIU THAM KHO [1] J Hooman Specification and compositional verification of RealTime Systems Lecture Notes in Computer Science 558 SpringerVer lag,Berlin, 1991 [2] C Zhou, M R Hansen Duration Calculus: A Formal Approach to RealTime Systems SpringerVerlag Berlin Heidelberg 2004 [3] P K Pandya and D V Huang Duration calculus of Weakly Monotonic Time In Foundations of Formal techniques in RealTime and F aultTolerant Systems 5th International Symposium, Lyngby, Denmark,September 1998(FTRTFT’98), LCNS 1486, SpringerVerlag, pp.5564,1998 [4] P K Pandya, H Wang, and Q Xu Towards a Theory of Sequential Hybrid Programs In the proceedings of the International Conference on Programming Concepts and Methods (PROCOMET’98), 812 June 1998, Shelter Island, New York, USA, Davi d Gries and WillemPaul de Roever(eds), Chapman& Hall, 1998, pp366384 [5] S Franc¸ois, D V Huang Deriving realtime p rograms from duration calculus specifications In 11 th Advanced Research Working Conference on Correct Hardware Design and Verification Methods (CHARME 2001),volume LNCS 2144, pages 9297, LivingstonEdinburg, Scotland, september 2001 Spri ngerVerlag (Technical Report 222, UNUIIST, P.O.Box 3058, Macau, December 2000) [6] W Damm, H Hungar, E R Olderog Verification of cooperating travel agents International Journal of Control 79(5) (May 2006)395421 [7] W Damm, A Mikschl, J Oehlerking, et al Automating verification of cooperation, control, and design in trac applications In Jones, C.B., Liu,Z.,Woodcock, J., eds.: Formal methods and Hybrid RealTime Syste ms.Volume 4700 of LNCS., Springer (2007) 115169 [8] INMOS Limited OCCAM Reference Manual, 1988 [9] ERTMS User Group, UNISIG: ERTMS/ETCS System requirements specification http://www.aeif.org/ccm/default.asp (2002) Version 2.2.2 [10] J Faber, R Meyer Model checking datadepend ent realtime properties of the European Train Control Systems In Proc Formal Methods in Computer Aided Design (FMCAD) , IEEE Computer Society Press (2006) 7677 [11] A Platzer, J D Quesel Logical verification and systematic parametric analysis in train control In Magnus Egerstedt and Bud Mishra, editors, Hybrid Systems: Computation and Control, 10th International Conference, HSCC 2008, St Louis, USA, Proceedings, LNCS Springer, 2008.(c) SpringerVerlag 39 [12] Guelev, D.P., Hung, D.V.: On the completeness and decidability of duration calculus with iteration In: Thiagarajan, P.S., Yap, R.H.C (eds.) ASIAN 1999 LNCS,vol 1742, pp 139–150 Springer, Heidelberg 1999 [13] Francois Siewe and Dang Van Hung From continuous specification to discrete design Technique Report 182, UNU/IIST, P.O Box 3058, Macau, December 1999 Presented and published in the proceedings of the International Conference on Software: Theory and Practice (ICS2000), Yulin Feng, David Notkin and Marie Claude Gaudel (eds), Beijing, August 2124, 2000, p p 407414 ... ng gia cách chiu mt ñim thi gian WTM vào thành p thi gian WTM tương ng vi mt ñim thi gian thi gian t trng thái P tro PDC : Time →{0,1} đưc đnh nghĩa bi: Vi mơ hình DC (Time, ? ?DC ,[bDC , eDC ])... First Order Logic, tiên đ lut cho Phép Tính Tốn Khong (tham kho [2]) nhn ta ch trình bày li mt s lut tiên ñ ca h (DC1 ) ( DC 2) ∫1=l (DC3 ) (DC4 ) ( DC 5) ( ∫ S = x ∫ S = y )⇒∫ S = x + y (DC6 ) (IR1)... (IR3 ) (DC * ) l = 0⇒ϕ* (DC2 *) (ϕ* (DC3 *) 1.2 Phép Tính Tốn Khong Có Lp Vi Thi Gian ðn Macrotime Chúng ta tham s hóa logic vi macrotime frame TM = (T,