báo cáo thực tập vlsi thiết kế mô phỏng cổng logic

- Sơ đồ nguyên lý Hình 1.1: Ký hiệu cổng NOTCổng inverter được cấu tạo từ PMOS và NMOS, PMOS dẫn tốt mức 1 nên được nối với nguồn VDD.. ngược lại đối vớitrạng thái nghịch đảoĐiện áp ra V

THIẾT KẾ MÔ PHỎNG CỔNG LOGIC

LÝ THUYẾT

- Cổng NOT đảo là ngõ vào tín hiệu đơn có mức đầu ra thường ở mức logic

“1” và đi “THẤP” đến mức logic “0” khi đầu vào duy nhất của nó ở mức logic “1”.

- Hình ảnh và bảng trạng thái của cổng NOT:

Bảng 1.1: Bảng trạng thái cổng NOT

- Sơ đồ nguyên lý Hình 1.1: Ký hiệu cổng NOT

Cổng inverter được cấu tạo từ PMOS và NMOS, PMOS dẫn tốt mức 1 nên được nối với nguồn VDD Ngược lại NMOS dẫn tốt mức nên được nối với GND.

MÔ PHỎNG

Hình 1.2: Sơ dồ nguyên lý cổng NOT

Sơ đồ nguyên lý cổng NOT bao gồm 1 transistor nMOS và 1 transistor pMOS như hình 1.2.

-Bảng thông số của trans (W, L, temp) :

Hình 1.3: Bảng thông số của pMOS

-Đóng gói: Ký hiệu Hình 1.4: Nhiệt độ

Hình 1.5: Ký hiệu cổng NOT

- Cấp nguồn, tín hiệu: VDD, VSS, Vpulse

- Thông số cài đặt: Hình 1.6: Mạch test cổng NOT

• Chân VDD nối với nguồn VDC = 1.2V

• Chân VSS ta nối đất

• Chân ngõ vào A nối với nguồn Vpulse với các thông số cài đặt như sau:

+ thời gian xung cạnh lên: 1ns

+ thời gian xung xuống: 1ns

Hình 1.7: Bảng thông số của nguồn

Thực hiện mô phỏng để kiểm tra hoạt động theo bảng trạng thái của cổng NOT, kết quả thu được dạng sóng như hình bên dưới.

A: ngõ vào (đường màu đỏ)

Y: ngõ ra (đường màu xanh)

Hình 1.8: Kết quả mô phỏng

- 10us tới 20us, tín hiệu ngõ vào là 0V (mức 0) thì tín hiệu ngõ ra là xấp xỉ 1.2V (mức 1)

- 20us tới 30us, tín hiệu ngõ vào là 1.2V (mức 1) thì tín hiệu ngõ ra là 0V (mức 0)

Hình 1.9: Thời gian trễ tăng

Hình 1.10: Thời gian trễ giảm

Cài đặt để hiển thị đường tín hiệu công suất: P= U.I

Hình 1.12: Công suất trung bình

Vậy công suất trung bình là 1.089uW

Hình 1.13: Mạch có RL 0k, CL

- Mạch có cổng NOT: so sánh với 1 NOT về tpdr, tpdf, transition time

Hình 1.15: Thời gian trễ lan truyền

Hình 1.16: Thơi gian trễ giảm

Hình 1.18: Công suất trung binh

Vậy công suất trung bình là 1.171uW

Kết quả so sánh mạch có cổng NOT và 1 NOT:

- tpdf của mạch có cổng NOT chênh lệch không nhiều so với 1 NOT (0.0003us)

- tpdr của mạch có cổng NOT chênh lệch không nhiều so với 1 NOT (0.0024us)

- Transition time của mạch có cổng NOT nhanh hơn so với 1 NOT

- Công suất trung bình chênh lệch 0.082uW

KẾT LUẬN

Hình 1.19: Sơ dồ nguyên lý

Ngõ vào A nối với nguồn có điện áp được đặt bằng biến Vin = a

Chân VDD nối với nguồn VDC = 1.2V

Chân VSS ta nối đất.

Loại tín hiệu DC AC Đặc tuyến truyền đạt áp Điện áp vào (Vin) Không áp dụng Tín hiệu xoay chiều (AC)

Tín hiệu ra bằng điện áp đối với trạng thái không nghịch đảo và ngược lại đối với trạng thái nghịch đảo Điện áp ra (Vout) Không áp dụng Tín hiệu xoay chiều (AC)

Tín hiệu ra bằng điện áp đối với trạng thái nghịch đảo và ngược lại đối với trạng thái không nghịch đảo

Bảng 1.2: DC, AC và đặc tuyến truyền đạt áp

Các thông số trên áp dụng cho cổng NOT (INVERTER) với đầu vào (input) là tín hiệu điện áp, đầu ra (output) cũng là tín hiệu điện áp Cổng NOT có chức năng nghịch đảo (Inverter) tín hiệu vào, nghĩa là nếu tín hiệu vào là "0" (điện áp thấp), thì tín hiệu ra là "1" (điện áp cao) và ngược lại, nếu tín hiệu vào là "1" (điện áp cao), thì tín hiệu ra là "0" (điện áp thấp).

THIẾT KẾ VÀ MÔ PHỎNG CỔNG LOGIC

THIẾT KẾ VÀ MÔ PHỎNG CỔNG AND 2 NGÕ VÀO

- Cổng AND là cổng logic thực hiện chức năng của phép toán nhân logic các tín hiệu vào.

Bảng 2.1: Bảng trạng thái cổng AND

Hình 2.1: Ký hiệu cổng AND

Hình 2 3: Sơ dồ nguyên lý của cổng AND 2 ngõ vào

- Bảng thông số của trans (W, L)

Hình 2 4: Bảng thông số của pMos

Hình 2 5: Bảng thông số của nMOS

Hình 2 6: Ký hiệu cổng AND

Hình 2 7: Mạch test cổng AND

• Chân V DD nối với nguồn V DC = 1.2V

• Chân V SS ta nối đất

• Chân ngõ vào A và B nối với nguồn Vpulse với các thông số cài đặt như sau:

Hình 2 8: Bảng thông số của nguồn

Thực hiện mô phỏng để kiểm tra hoạt động theo bảng trạng thái của cổng NOT, kết quả thu được dạng sóng như hình bên dưới.

A: ngõ vào (đường màu đỏ)

B: ngõ vào (đường màu xanh)

Y: ngõ ra (đường màu tím)

Hình 2 9: Kết quả mô phỏng cổng AND 2 ngõ vào

Vậy, đặc điểm của cổng AND là: ngõ ra Y chỉ bằng 1 khi tất cả ngõ vào đều bằng 1, ngõ ra Y bằng 0 khi ít nhất có 1 ngõ vào bằng 0.

Hình 2 10: Thời gian trễ cạnh lên ngõ vào B với ngõ ra Y

Hình 2 11: Thời gian cạnh lên ngõ vào A, B với ngõ ra Y

Nhận xét: Qua mô phỏng cũng thấy được rằng độ trễ của ngõ ra Y so với ngõ vào của cạnh lên và cạnh xuống xấp xỉ bằng nhau ~ 52.6ps.

Hình 2 12: Mô phỏng tín hiệu công suất

Hình 2 13: Công suất tiêu thụ của cổng AND

THIẾT KẾ VÀ MÔ PHỎNG CỔNG OR 2 NGÕ VÀO

- Cổng OR là cổng logic thực hiện chức năng của phép toán cộng logic các tín hiệu vào.

Bảng 2 2: Bảng trạng thái cổng OR

- Sơ đồ nguyên lý: Hình 2 14: Ký hiệu cổng OR

Hình 2 16: Sơ đồ nguyên lí của cổng OR 2 ngõ vào

Hình 2 17: Bảng thông số của pMOS

Hình 2 19: Ký hiệu cổng OR

Hình 2 20: Mạch test cổng NAND

• Chân ngõ vào A và B nối với nguồn Vpulse với các thông số cài đặt như sau:

Hình 2 22: Kết quả mô phỏng cổng OR 2 ngõ vào

Vậy, đặc điểm của cổng OR là: ngõ ra Y chỉ bằng 0 khi tất cả ngõ vào đều bằng 0, ngõ ra Y bằng 1 khi ít nhất có 1 ngõ vào bằng 1.

Hình 2 24: Công suất tiêu thụ của cổng OR

THIẾT KẾ VÀ MÔ PHỎNG CỔNG XOR 2 NGÕ VÀO

- Cổng XOR là cổng logic thực hiện chức năng của mạch cộng không nhớ.

Bảng 2 3: Bảng trạng thái cổng XOR

Hình 2 25: Ký hiệu cổng XOR

Hình 2 27: Sơ đồ nguyên lý của cổng XOR 2 ngõ vào

Hình 2 28: Ký hiệu của cổng XOR 2 ngõ vào

Hình 2 29: Mạch test cổng XOR

• Chân ngõ vào A và B nối với nguồn Vpulse với các thông số cài đặt như sau: + mức điện áp 1: 0V

Hình 2 30:Bảng thông số của nguồn

Hình 2 31: Kết quả mô phỏng cổng XOR 2 ngõ vào

Vậy, đặc điểm của cổng XOR là: ngõ ra Y chỉ bằng 0 khi tất cả ngõ vào bằng nhau, ngõ ra Y bằng 1 khi tất cả ngõ vào khác nhau.

Hình 2 33: Công suất tiêu thụ của cổng OR

Cổng nand 2 ngõ vào

- Trong điện tử kỹ thuật số, cổng NAND ( NOT-AND ) là cổng logic tạo ra đầu ra chỉ sai nếu tất cả các đầu vào của nó là đúng; do đó đầu ra của nó là phần bù cho cổng

Hình 2 34: Sơ đồ nguyên lý của cổng NAND 2 ngõ vào

Bảng 2 4: Bảng trạng thái của cổng NAND

Hình 2 37: Sơ đồ nguyên lý cổng NAND

Hình 2 38: Ký hiệu cổng NAND

Hình 2 39: Mạch test cổng NAND

Hình 2 41: Kết quả mô phỏng

Hình 2 42: Mô phỏng tín hiệu công suất cổng NAND

Hình 2 43: Công suất tiêu thụ của cổng NAND

Cổng nor 2 ngõ vào

- Cổng NOR (NOT OR) là cổng logic nhiều ngõ vào có chức năng đảo bảng trạng thái của cổng OR Khi ngõ vào A, B đồng thời là mức thấp (mức 0) thì ngõ ra là mức cao Ngược lại khi ngõ vào A, B đồng thời là mức cao, hoặc trong 2 ngõ vào A hoặc B là mức cao thì đầu ra đều sẽ là mức thấp.

Hình 2 44: Sơ đồ nguyên lý cổng NOR 2 ngõ vào

- Bảng trạng thái của cổng XOR:

Bảng 2 5: Bảng trạng thái cổng NOR

Hình 2 45: Sơ đồ nguyên lý cổng NOR

Hình 2 48: Sơ đồ mô phỏng cổng NOR 2 ngõ vào

Hình 2 49: Biểu diễn biểu đồ trạng thái của cổng NOR

+ Tại thời điểm 0 - 5u, tôi có tín hiệu A =1 và B = 1 => Y = 0.+ Tại thời điểm 5 – 10u, tôi có tín hiệu A = 0 và B = 1 => Y = 0.+ Tại thời điểm 15 – 20u, tôi có tín hiệu A = 1 và B = 0 => Y = 0.

+ Tại thời điểm 10 – 15u, tôi có tín hiệu A = 0 và B = 0 => Y = 1.

= > Cả 4 trạng thái của ngõ vào và ngõ ra đều tương ứng với bảng trạng thái của cổng NOR 2 ngõ vào Ngõ ra cổng NOR bằng 1 khi 2 ngõ vào có mức logic bằng 0.Ngõ ra cổng NOR bằng 0 khi 2 ngõ vào có mức logic ở các trường hợp còn lại.

= > Kết quả mô phỏng chính xác.

Hình 2 50: Mô phỏng tín hiệu công suất cổng NOR

Hình 2 51: Công suất tiêu thụ của cổng NOR

- Các cổng logic có thể kết hợp lại với nhau để tạo ra một mạch logic thực hiện một yêu cầu cụ thể nào đó.

- Tất cả các biểu thức logic đều có thể được xây dựng thông qua các cổng NOT, AND và OR, XOR, XNOR, NAND, NOR.

- Từ các kết quả mô phỏng, có thể sử dụng các cổng để thực hiện các công việc theo yêu cầu từ bảng trạng thái Từ các cổng đơn giản có thể tạo ra được mô hình phức tạp với nhiều chức năng.

MẠCH TỔ HỢP

MẠCH CỘNG 1 BIT TOÀN PHẦN

Bảng 3 1: Bảng trạng thái mạch cộng toàn phần

Trong đó: Hình 3 1: Ký hiệu mạch cộng toàn phần

Cin : Số nhớ của lần cộng trước đó

Cout : Số nhớ của lần cộng hiện tại

Từ bảng trạng thái, có được sơ đồ nguyên lý như hình 2.2

Hình 3 2: Sơ đồ nguyên lí mạch cộng toàn phần 1 bit

Hình 3 3: Sơ đồ nguyên lý mạch cộng 1 bit toàn phần

Hình 3 4: Ký hiệu mạch cộng 1 bit toàn phần

Hình 3 5: Mạch test mạch cộng 1 bit toàn phần

• Chân VDD nối với nguồn VDC = 1.2V

• Chân VSS ta nối đất

Hình 3 6: Bảng thông số của nguồn V!

Hình 3 7: Bảng thông số của nguồn V2

Hình 3 8: Bảng thông số của nguồn V3

Hình 3 9: Kết quả mô phỏng mạch cộng toàn phần 1 bit

MẠCH CỘNG 4 BIT TỪ MẠCH CỘNG 1 BIT TOÀN PHẦN

Hình 3 10: Sơ đồ mạch cộng 2 số nhị phân 4 bit

Hình 3 11: Sơ đồ nguyên lý mạch cộng 4 bit

Hình 3 12: Kết quả mô phỏng ngõ vào A

Hình 3 13: Kết quả mô phỏng ngõ vào B

Hình 3 14: Kết quả mô phỏng ngõ ra S và Cout mạch cộng toàn phần 4 bit

 Đúng với bảng trạng thái

Hình 3 15: Công suất tiêu thụ của mạch cộng 4 bit

MẠCH TRỪ 4 BIT TỪ MẠCH CỘNG 4 BIT

Bảng 3 2: Bảng trạng thái mạch trừ toàn phần

Hình 3 16: Ký hiệu mạch trừ toàn phần

Bin : Số mượn của lần trừ trước đó.

Bout : Số mượn của lần trừ hiện tại Dn : Hiệu số hiện tại.

Hình 3 17: Sơ đồ nguyên lý của mạch trừ 4 bit từ mạch cộng 4 bit

Hình 3 18: Kết quả mô phỏng ngõ vào A

Hình 3 19: Kết quả mô phỏng ngõ vào B

Hình 3 20: Kết quả mô phỏng ngõ ra D và Bout

 Đúng với bảng trạng thái

MẠCH ĐA HỢP

Mux 2 to 1 dùng cổng logic

Hình 4 1: Sơ đồ khối Mux 2 to 1

Bảng 4 1: Bảng trạng thái Mux 2 to 1

Hình 4 2: Sơ đồ nguyên lý mạch Mux 2 to 1

Mux 2 to 1 sử dụng cổng logic được tạo từ 1 cổng NOT, 2 cổng AND, 1 cổng OR

Hình 4 6: Kết quả mô phỏng mạch Mux 2 to 1 sử dụng cổng Logic

=> Đúng với bảng trạng thái

Hình 4 7: Công suất trung bình của mạch

Mux 2 to 1 dùng 2 trans

Hình 4 8: Sơ đồ nguyên lý của mạch

Hình 4 9: Thông số cấu hình nMOS

Hình 4 10: Thông số cấu hinh pMOS

Hình 4 11: Ký hiệu mạch MUX 2 to 1

Hình 4 12: Sơ đồ mạch mô phỏng

Hình 4 13: Kết quả mô phỏng của mạch

Mux 2 to 1 sử dụng 4 trans

Hình 4 14: Sơ đồ nguyên lý của mạch

Hình 4 17: Sơ đồ mô phỏng của mạch

Mux 4 to 1 từ mux 2 to 1

Hình 4 19: Ký hiệu mạch Mux 4 to 1

Bảng 4 2: Bảng trạng thái Mux 4 to 1

Hình 4 20: Sơ đồ nguyên lý Mux 4 to 1

Hình 4 27: Sơ đồ mô phỏng mạch

Mux 8 to 1 từ mux 2 to 1

Bảng 4 3: Bảng trạng thái Mux 8-1

Hình 4 30: Sơ đồ nguyên lý Mux 8-1

Hình 4 31: Sơ đồ mô phỏng của mạch

THIẾT KẾ MẠCH CHỐT

Nguyên lý hoạt động

Mạch chốt là mạch có thể cài lại, giữ lại trạng thái logic ngõ vào

A level-sensitive latch

Hình 5 4: Thông số cài đặt V1

Hình 5 6: Kết quả mô phỏng của mạch chốt

A higher performance level-sensitive latch

Hình 5 7: A higher performance level-sensitive latch

An edge-triggered FF with asynchrounous set and clear

Hình 5 13: An edge-triggered FF with asynchrounous set and clear

THIẾT KẾ MẠCH D-FF

Các FF nảy bằng mức đều có thể trở thành mạch chốt khi chân ck cho ở mức tác động luôn Thông dụng nhất là chốt D Mạch được tạo bởi FF D khi thay ngõ vào đồng bộ bởi ngõ vào cho phép (enable : E) tác động ở mức cao.

D-FF sử dụng các cổng logic

6.2.1 D-FF sử dụng các cổng NAND

6.2.2 Sơ đồ mạch Hình 6 1: D-FF dùng cổng NAND

D-FF theo mô hình Master-Slave

Hình 6 7: D-FF theo mô hình Master-Slave

THIẾT KẾ THANH GHI DỊCH

Chuỗi các flip-flop kiểu D đồng bộ chia sẻ chung xung nhịp clock, trong đó ngõ ra của flip-flop này được kết nối tới ngõ vào dữ liệu của flip-flop kế tiếp trong chuỗi D-FF sử dụng các cổng logic

Sơ đồ mạch

Thiết lập thông số

Kết quả mô phỏng

THIẾT KẾ MẠCH T-FF

T Flip-Flop còn được gọi là “Toggle Flip – Flop” Toggle là thay đổi đầu ra để bổ sung cho trạng thái trước đó với sự hiện diện của tín hiệu đầu vào xung

 Một đầu vào tín hiệu xung (CLK).

Sơ đồ nguyên lý

Hình 8 1: Sơ đồ nguyên lý mạch T-FF

Bảng sự thật

Hình 8 2: Bảng sự thật T-FF

Sơ đồ mạch

Hình 8 3: Sơ đồ mạch T-FF

Đóng gói

Hình 8 5: Thiết lập các thông số Vdc và Vpulse cho quá trình mô phỏng

Hình 8 6: Kết quả của quá trình mô phỏng

Ta thấy kết quả của quá trình mô phỏng đúng như bảng sự thật

Đo độ trễ truyền

Hình 8 7: Độ trễ cạnh lên Độ trễ cạnh xuống khoảng 36.9p

Hình 8 8: Độ trễ cạnh xuống Độ trễ cạnh xuống khoảng 66.2p

Nhận xét độ trễ của mạch tương đối nhỏ

THIẾT KẾ MẠCH ĐÉM KHÔNG ĐỒNG BỘ

Mạch đếm thường hoạt động ở trạng thái ban đầu là 0000 do đó một xung tác động mức thấp sẽ được áp vào ngõ Cl của các tầng FF để đặt trạng thái ngõ ra là 0000

Khi xung đếm ck tác động cạnh xuống đầu tiên thì Q0 lật trạng thái tức là Q0 = 1 Ở cạnh xuống thứ 2 của xung ck, Q0 lại lật trạng thái một lần nữa, tức là Q0 = 0 Như vậy cứ sau mỗi lần tác động của ck Q0 lại lật trạng thái một lần, sau 2 lần ck tác động, Q0 lặp lại trạng thái ban đầu, do đó nếu xung ck có chu kì là T và tần số là f thì xung ngõ ra Q0 sẽ có chu kì là 2T và tần số còn 1/2f Như vậy xung đếm ck đã được chia đôi tần số sau 1 tầng FF

Do Q0 lại trở thành ngõ vào xung đếm của FF thứ 2 (FF B) nên tương tự tần như vậy fQ1 bằng một nửa fQ0 Với 4 tầng FF thì f Q3 = 1/2f Q2 = 1/4f Q1 = 1/8f Q0 = 1/16f

Như vậy với 4 FF ta có 16 trạng thái logic ngõ ra từ 0000(010) ở xung đếm đầu tiên đến 1111 (1510) ở xung đếm thứ 16, tức là trị thập phân ra bằng số xung đếm vào và vì vậy đây là mạch đếm nhị phân 4 bit (có 4 tầng FF, tần số được chia đổi sau mỗi tầng) hay mạch đếm chia 16

Sơ đồ nguyên lí

Hình 9 1: Sơ đồ nguyên lí của mạch đếm lên không đồng bộ

Kiểm tra nguyên lí hoạt động

Hình 9 3: Sơ đồ kết nối

Hình 9 4: Kết quả của quá trình mô phỏng

Ta thấy mạch đếm lên theo thứ tự các bit Q1 Q2 Q3 Q4 Ở chu kì xung CLK đầu tiên Q1 = 1 Q2, Q2, Q3, Q4 = 0 ( 4b’0001 ) tương ứng với số 1 trong hệ số 10 Ở chu kì xung CLK tiếp theo Q2 = 1 Q1, Q2, Q3, Q4 = 0 ( 4b’0010 ) tương ứng với số 2 trong hệ số 10 Ở chu kì xung CLK tiếp theo Q1, Q2 = 1 Q2, Q3, Q4 = 0 ( 4b’0011 ) tương ứng với số 3 trong hệ số 10

Và ở những chu kì tiếp theo lần lượt các bit đếm từ 4 (4b’0100) đến 15 (4b’1111) rồi quay lại đếm từ 0 (4b’0000)

Theo như kết quả ta thấy mạch đang hoạt động đúng như bản sự thật

MẠCH ĐA HỢP Hình 4 1: Sơ đồ khối Mux 2 to 1

Tiêu đề	Báo Cáo Thực Tập VLSI Thiết Kế Mô Phỏng Cổng Logic
Tác giả	Nguyễn Huỳnh Hưng
Người hướng dẫn	GVHD: Lê Minh Thành
Trường học	Trường Đại Học Sư Phạm Kỹ Thuật Tp. Hồ Chí Minh
Chuyên ngành	VLSI
Thể loại	báo cáo thực tập
Năm xuất bản	2023
Thành phố	Thành Phố Hồ Chí Minh

Định dạng
Số trang	121
Dung lượng	3,3 MB