(Đồ án hcmute) điều khiển thiết bị bằng fpga và module sim

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH ĐỒ ÁN TỐT NGHIỆP NGÀNH CÔNG NGHỆ KỸ THUẬT ÐIỆN TỬ TRUYỀN THÔNG ÐIỀU KHIỂN THIẾT BỊ BẰNG FPGA VÀ MODULE SIM GVHD: NGUYỄN ĐÌNH PHÚ SVTH : ĐÀO THỊ KIM MAI MSSV: 14141187 SKL 0 3 Tp Hồ Chí Minh, tháng 07/2018 an BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP HCM KHOA ĐIỆN – ĐIỆN TỬ BỘ MÔN ĐIỆN TỬ CÔNG NGHIỆP – Y SINH - - ĐỒ ÁN TỐT NGHIỆP NGÀNH CÔNG NGHỆ KỸ THUẬT ĐIỆN TỬ TRUYỀN THÔNG ĐỀ TÀI: ĐIỀU KHIỂN THIẾT BỊ BẰNG FPGA VÀ MODULE SIM GVHD: ThS Nguyễn Đình Phú SVTH: Đào Thị Kim Mai MSSV: 14141187 Tp Hồ Chí Minh, 07/2018 an LỜI CAM ĐOAN Đề tài nhóm chúng em thực dựa vào số tài liệu trước khơng chép từ tài liệu hay cơng trình có trước Người thực đề tài Đào Thị Kim Mai an Đặng Thị Thu Vân LỜI CẢM ƠN Để hoàn thành tốt Đồ án tốt nghiệp, chúng em xin gửi lời cảm ơn chân thành đến quý Thầy Cô Khoa Điện – Điện Tử nói chung Thầy Cơ môn Điện tử Công Nghiệp – Y Sinh nói riêng truyền đạt cho chúng em kiến thức, kinh nghiệm quý báu suốt trình học tập Đặc biệt chúng em xin gởi lời cảm ơn đến Thầy Nguyễn Đình Phú – Giảng viên Bộ mơn Điện Tử Công Nghiệp-Y Sinh trực tiếp hướng dẫn giúp đỡ, tạo điều kiện để chúng em hoàn thành tốt đề tài Cuối chúng em xin cảm ơn gia đình, bạn bè động viên, đóng góp ý kiến, giúp đỡ chúng em suốt trình học tập, nghiên cứu để hồn thành đề tài tốt nghiệp Em xin chân thành cảm ơn! Người thực đề tài Đào Thị Kim Mai an Đặng Thị Thu Vân MỤC LỤC CHƯƠNG TỔNG QUAN ĐẶT VẤN ĐỀ MỤC TIÊU NỘI DUNG NGHIÊN CỨU GIỚI HẠN BỐ CỤC CHƯƠNG CƠ SỞ LÝ THUYẾT 2.1 TỔNG QUAN VỀ TIN NHẮN SMS 2.2 TỔNG QUAN VỀ BLUETOOTH 2.2.1 Giới thiệu .5 2.2.2 Các chuẩn kết nối Bluetooth 2.2.3 Ứng dụng .7 2.2.4 Ưu nhược điểm công nghệ Bluetooth 2.3 TỔNG QUAN VỀ FPGA 2.3.1 Lịch sử phát triển FPGA 2.3.2 Khái niệm FPGA 2.3.3 Ứng dụng FPGA 11 2.3.4 Ý nghĩa FPGA 12 2.3.5 So sánh FPGA với số mạch lập trình 13 2.4 GIỚI THIỆU NGÔN NGỮ VHDL 15 2.4.1 Giới thiệu 15 2.4.2 Cấu trúc mô hình hệ thống mơ tả VHDL 17 2.4.3 Trình tự thiết kế chip dựa VHDL 19 2.5 CHUẨN GIAO TIẾP UART 20 2.6 GIỚI THIỆU PHẦN CỨNG 21 2.6.1 Module SIM900A .21 2.6.2 Module Bluetooth HC - 05 24 2.6.3 FPGA Xilinx-XC3S500E-PQ208 .25 2.6.4 Opto PC817C 37 2.6.5 LCD 20x4 39 2.6.6 Cảm biến nhiệt độ độ ẩm DHT11 43 CHƯƠNG TÍNH TỐN VÀ THIẾT KẾ 47 3.1 GIỚI THIỆU 47 an 3.2 TÍNH TỐN VÀ THIẾT KẾ HỆ THỐNG 47 3.2.1 Thiết kế sơ đồ khối hệ thống .47 3.2.2 Tính tốn thiết kế mạch 48 3.2.3 Sơ đồ nguyên lý toàn mạch 55 CHƯƠNG THI CÔNG HỆ THỐNG 58 4.1 GIỚI THIỆU 58 4.2 THI CÔNG HỆ THỐNG 58 4.2.1 Thi công mạch in 58 4.2.2 Đóng gói thi cơng mơ hình .58 4.2.3 Lập trình hệ thống .59 CHƯƠNG KẾT QUẢ - NHẬN XÉT – ĐÁNH GIÁ 98 5.1 GIỚI THIỆU 98 5.2 KẾT QUẢ ĐẠT ĐƯỢC 98 5.2.1 Giao diện SMS 98 5.2.2 Giao diện App Android 99 5.2.3 Kết thực tế 100 5.3 NHẬN XÉT – ĐÁNH GIÁ 101 CHƯƠNG KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 102 6.1 KẾT LUẬN 102 6.2 HƯỚNG PHÁT TRIỂN 102 TÀI LIỆU THAM KHẢO 103 an LIỆT KÊ HÌNH VẼ Hình Kiến trúc tổng quan FPGA .10 Hình 2 Khối logic lập trình FPGA .10 Hình Quy trình thiết kế chip dựa VHDL 19 Hình Cấu trúc byte truyền 20 Hình Thứ tự bit truyền liệu nối tiếp ký tự ‘A’ truyền 21 Hình Module SIM900A 22 Hình Module Bluetooth HC-05 24 Hình Kit FPGA sử dụng chip XC3S500E 26 Hình Sơ đồ giao tiếp FPGA thiết bị ngoại vi 27 Hình 10 Sơ đồ mạch giao tiếp với Switch .28 Hình 11 Sơ đồ mạch giao tiếp với nút nhấn 29 Hình 12 Sơ đồ mạch giao tiếp với Led đơn 30 Hình 13 Sơ đồ giao tiếp với Led đoạn Anode chung 31 Hình 14 Sơ đồ mạch giao tiếp với Led ma trận 8x8 34 Hình 15 Sơ đồ mạch IC Max232 với FPGA .35 Hình 16 Sơ đồ mạch chuẩn PS2 với FPGA 36 Hình 17 Sơ đồ mạch kết nối mạch dao động với FPGA .37 Hình 18 Opto PC817 38 Hình 19 Sơ đồ chân cấu tạo PC817 38 Hình 20 Màn hình LCD 20x4 39 Hình 21 DHT11 44 Hình 22 Quy trình tổng thể 44 Hình 23 MCU gửi tín hiệu bắt đầu phản hồi DHT 45 Hình 24 Chỉ số liệu “0” 46 Hình 25 Chỉ số liệu “1” 46 Hình Sơ đồ khối tồn mạch 47 Hình Sơ đồ chân module HC-05 49 Hình 3 Sơ đồ chân module SIM900A 49 Hình Sơ đồ nguyên lý khối relay 51 Hình Module relay kênh 52 Hình Sơ đồ chân LCD 20x4 .53 an Hình Sơ đồ chân DHT11 54 Hình Adapter 5VDC 55 Hình Sơ đồ ngun lý tồn mạch 56 Hình 10 Sơ đồ nối chân FPGA ngoại vi 57 Hình Sơ đồ mạch in nối chân FPGA ngoại vi .58 Hình Đóng gói điều khiển 59 Hình Bản vẽ ngơi nhà mơ hình 59 Hình 4 Sơ đồ khối chương trình 60 Hình Sơ đồ khối nhận 61 Hình Sơ đồ chân khối tạo tốc độ baud 62 Hình Sơ đồ chân khối nhận liệu 63 Hình Mơ hình máy trạng thái khối UART_RX 64 Hình Sơ đồ khối phát 66 Hình 10 Sơ đồ khối UART hoàn chỉnh .67 Hình 11 Sơ đồ khối UART hoàn chỉnh .68 Hình 12 Sơ đồ FSM đọc nhiệt độ độ ẩm từ DHT11 .69 Hình 13 Lưu đồ ASM trạng thái reset diện cảm biến 70 Hình 14 Lưu đồ ASM trạng get_humi_temp 72 Hình 15 Lưu đồ ASM trạng thái Read_bit 73 Hình 16 Lưu đồ ASM trạng wait_ms .74 Hình 17 Sơ đồ khối FPGA điều khiển LCD 75 Hình 18 Đồ hình FMS điều khiển LCD hiển thị 80 ký tự 76 Hình 19 Sơ đồ khối tồn chương trình hệ thống 77 Hình 20 Lưu đồ chương trình 78 Hình 21 Lưu đồ chương trình UART 79 Hình 22 Lưu đồ chương trình Xử lý liệu nhận 80 Hình 23 Giao diện chương trình ISE 82 Hình 24 Tạo Project .82 Hình 25 Menu để nhập tên thư mục cho Project 83 Hình 26 Nhập tên thư mục cho Project .83 Hình 27 Menu dùng để chọn thông số project 84 Hình 28 Thông tin project thực 85 Hình 29 Màn hình sau khai báo xong tên chọn chip FPGA .85 an Hình 30 Màn hình để tạo file nguồn 86 Hình 31 Màn hình chọn kiểu lập trình đặt tên cho file nguồn 86 Hình 32 Màn hình thiết lập tín hiệu ngõ vào 87 Hình 33 Màn hình xuất tag .88 Hình 34 Chọn mục để tiến hành gán chân 89 Hình 35 Chọn chức tổng hợp chương trình 89 Hình 36 Generate Target PrOM/AC File 90 Hình 37 Giao diện chương trình nạp “ISE iMPACT” 91 Hình 38 Khởi tạo kết nối để nhận dạng chip FPGA 91 Hình 39 Khởi tạo kết nối để nhận dạng chip FPGA 92 Hình 40 Chọn file để nạp vào chip FPGA 92 Hình 41 Chọn file để nạp vào chip PROM 93 Hình 42 Chỉ nạp cho FPGA 93 Hình 43 Sẵn sàng nạp 94 Hình 44 Nạp thành cơng 94 Hình 45 Phần mềm App Inventor 95 Hình 46 Tạo Project .96 Hình 47 Thiết kế giao diện app 96 Hình 48 Lập trình App 97 Hình 49 Biên dịch chương trình 97 Hình Giao diện SMS 98 Hình App hoàn chỉnh 99 Hình Giao diện chọn thiết bị kết nối 99 Hình Giao diện sau nhấn nút 100 Hình 5 Hình ảnh thực tế 100 an LIỆT KÊ BẢNG Bảng So sánh FPGA với CPLD .14 Bảng 2 Các lệnh AT hay sử dụng 23 Bảng Switch gạt 28 Bảng 4 nút nhấn .29 Bảng Led đơn .30 Bảng Các đoạn Anode Led đoạn 31 Bảng Bảng mã đoạn 32 Bảng Bảng IO kết nối Led ma trận 32 Bảng Mã ký tự A .33 Bảng 10 Mã tất ký tự 33 Bảng 11 Bảng IO kết nối LCD 35 Bảng 12 Bảng tên tín hiệu giao tiếp IC chuẩn RS232 36 Bảng 13 Bảng tên tín hiệu chuẩn PS/2 36 Bảng 14 Bảng tên tín hiệu VGA 37 Bảng 15 Chức chân LCD 20x4 40 Bảng 16 Địa ký tự LCD 20x4 41 Bảng 17 Bảng mã ASCII 42 Bảng 18 Mã trái tim 43 Bảng Bảng IO kết nối LCD 53 Bảng Danh sách thiết bị .54 Bảng I/O khối baud rate generator 62 Bảng I/O khối nhận liệu .64 an PHỤ LỤC '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"2A" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"2C" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"2E" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"30" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"3C" else AT+CMGF=1 '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"3E" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"40" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"42" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"44" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"46" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"48" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"5A" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"5C" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"5E" else 1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"60" else AT+CMGS="+841662375448" '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"62" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"64" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"66" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"68" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"6A" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"6C" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"6E" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"70" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"72" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"74" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"76" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"78" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"7A" else BỘ MÔN ĐIỆN TỬ CÔNG NGHIỆP – Y SINH an PHỤ LỤC '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"7C" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"7E" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"80" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"82" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"84" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"86" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"88" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"8A" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"8C" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"8E" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"90" else -noi dung tin nhan '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"91" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"92" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"93" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"94" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"95" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"96" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"97" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"98" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"99" else '1' when ena_db = '1' and ena_ss = '1' and dem_reg = x"A0" else '0'; end Behavioral; • Chương trình LCD_GAN_DULIEU_HIENTHI library IEEE; use IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; entity LCD_GAN_DULIEU_HIENTHI_H2 is BỘ MÔN ĐIỆN TỬ CÔNG NGHIỆP – Y SINH an PHỤ LỤC Port ( TT_C_SUM: IN STD_LOGIC; DA_TR, DA_CH, DA_DV: IN STD_LOGIC_VECTOR (3 downto 0); ND_TR, ND_CH, ND_DV: IN STD_LOGIC_VECTOR (3 downto 0); ENA_DB1,CKHT,RST: IN STD_LOGIC; LCD_HANG_2 : out STD_LOGIC_VECTOR (159 downto 0); LCD_HANG_4 : out STD_LOGIC_VECTOR (159 downto 0)); end LCD_GAN_DULIEU_HIENTHI_H2; architecture Behavioral of LCD_GAN_DULIEU_HIENTHI_H2 is TYPE TEN IS ARRAY (INTEGER RANGE TO 19) OF STD_LOGIC_VECTOR( DOWNTO 0); SIGNAL HANG4: TEN := ( => CONV_STD_LOGIC_VECTOR(CHARACTER'POS(' '),8) , => CONV_STD_LOGIC_VECTOR(CHARACTER'POS(' '),8) , => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('D'),8) , => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('O'),8) , => CONV_STD_LOGIC_VECTOR(CHARACTER'POS(' '),8) , => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('A'),8) , => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('N'),8) , => CONV_STD_LOGIC_VECTOR(CHARACTER'POS(' '),8) , => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('T'),8) , => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('O'),8) , 10 => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('T'),8) , 11 => CONV_STD_LOGIC_VECTOR(CHARACTER'POS(' '),8) , 12 => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('N'),8) , 13 => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('G'),8) , 14 => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('H'),8) , 15 => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('I'),8), 16 => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('E'),8), BỘ MÔN ĐIỆN TỬ CÔNG NGHIỆP – Y SINH an PHỤ LỤC 17 => CONV_STD_LOGIC_VECTOR(CHARACTER'POS('P'),8), 18 => CONV_STD_LOGIC_VECTOR(CHARACTER'POS(' '),8), 19 => CONV_STD_LOGIC_VECTOR(CHARACTER'POS(' '),8)); SIGNAL HANG4_NEXT,HANG4_REG : TEN; begin HANG LCD_HANG_2(7 DOWNTO 0)