Công nghệ CMOS ống đôi (twin-tub, còn gọi là giếng đôi) cung cấp cơ sở cho việc tối ưu hóa sự phân tách của các transistor loại n và loại p và do đó nó cho phép việc tối ưu điện thế ngưỡng, hiệu ứng thân đế, và độ lợi với các thiết bị kênh n và kênh p có thể được thực hiện một cách độc lập. Một cách tổng quát, quá trình xuất phát từ vật liệu hoặc là đế n+ hoặc là đế p- với một lớp epitaxi được pha nhẹ nhằm chống lại vấn đề latch-up. Mục tiêu của epitaxy (có nghĩa là được sắp xếp dựa theo) là để hình thành các lớp si-líc có độ tinh khiết cao với độ dày được kiểm soát và nồng độ hạt dopant được xác định một cách chính xác được
24 phân bố đồng đều khắp các lớp. Các tính chất điện của lớp này được quyết định bởi hạt dopant và mật độ của nó trong si-líc.
Hình 2.9Các bước trong quá trình CMOS phát triển bởi phòng thí nghiệm Bell
Thứ tự của quá trình, cũng tương tự như với quá trình p-well ngoài quá trình hình thành ống nơi mà cả giếng p và giếng n được sử dụng, yêu cầu các bước sau:
Tạo ống
Khắc lớp ô-xít mỏng
Cấy các cực nguồn và cực máng Xác định các nút cắt liên kết Phủ lớp kim loại
Hình 2.9 [2] minh họa các bước trong quá trình ống đôi được phát triển bởi phòng thí nghiệm Bell. Vì quá trình này mang lại các giếng được tối ưu hóa một cách riêng biệt, các
25 transistor kênh n với chất lượng hoạt động tốt hơn (có dung kháng nhỏ hơn, hiệu ứng thân ít hơn) có thể được tạo ra khi được so sánh với quá trình p-well truyền thống. Một cách tương tự, các transistor kênh p có thể được tối ưu. Chú ý rằng việc sử dụng các bước điều chỉnh điện áp ngưỡng cũng được thêm vào quá trình này. Các mặt nạ này được suy ra từ thinox và các mặt nạ n+.
Mặt cắt ngang của một cấu trúc ống đôi điển hình được trình bày trong hình 2.10 [2]. Các tiếp xúc (cả hai loại tiếp xúc được yêu cầu) cũng được thêm vào minh họa trên.
Hình 2.10Mặt cắt quá trình ống đôi và layout tương ứng