Bảng 2.5 [2] và hình 2.31 [2] minh họa một tập các luật cho quá trình si-líc trên tấm cách ly (SOI) CMOS. Điểm thú vị về tập các luật này là ngoài luật về khoảng cách giữa các thiết bị loại n và thiết bị loại p, các luật pha tạp (implant), các luật về khoảng cách giữa các lớp kim loại, và các luật kết nối, thì 2 là giá trị duy nhất cần phải nhớ (tuy nhiên ai cần phải nhớ các luật thiết kế?). Luật khoảng cách 2 giữa các cạnh của đảo và lớp si-líc đa tinh thể không liên quan được sử dụng để đảm bảo tránh sự ngắn mạch giữa lớp si-líc đa tinh thể và các cạnh của đảo. Sự ngắn mạch có thể xảy ra do sự bao phủ của một lớp ô-xít mỏng hoặc lớp ô-xit lỗi lên trên các đảo.
50 Hình 2.31Luật dựa trên cho SOI
51 Bảng 2.5: Bảng luật dựa trên lambda cho SOI
Mặt nạ Đặc trưng Kích thước
Đảo (island)
Bề rộng tối thiểu 2
Khoảng cách thiết bị p đến thiết bị n 2 Khoảng cách thiết bị n đến thiết bị n 3 Khoảng cách thiết bị p đến thiết bị p 3 Cấy ghép Bao trùm cấy ghép/đảo Khoảng cách cấy ghép/đảo
Poly
Bề rộng tối thiểu 2
Khoảng cách poly-poly tối thiểu 2
Khoảng cách poly-island tối thiểu 2
Khoảng cách poly đến cạnh đảo tối thiểu 2 Sự mở rộng poly trên đảo tối thiểu 2
Tiếp xúc
Khoảng cách trên cạnh poly
Khoảng cách trên cạnh đảo
Khoảng cách từ cạnh đảo
Khoảng cách từ các đặc trưng không tiếp xúc 2
Bề rộng tiếp xúc trên đảo 2
Bề rộng tiếp xúc trên poly 2
Kim loại Bề rộng tối thiểu Khoảng cách tối thiểu 3 2 Kim loại bao trùm tiếp xúc tối thiểu