Các ràng buộc trong thiết kế layout

Các ràng buộc trong thiết kế layout, còn được gọi là các luật thiết kế [2], có thể được xem xét như một quy ước mô tả trước cho việc chuẩn bị các mặt nạ quang khắc sử dụng trong quá trình sản xuất các mạch tích hợp. Các luật này cung cấp một mối liên hệ thông tin cần thiết giữa người thiết kế mạch và kỹ sư thực hiện các quá trình trong giai đoạn sản xuất. Mục đích chính của các luật trong thiết kế layout là nhằm đạt được mạch với sản lượng (yeild) tối ưu trong một vùng diện tích hình học nhỏ nhất có thể mà không phải đánh đổi bằng độ tin cậy của mạch.

Thông thường, các ràng buộc thiết kế biểu diễn một sự thỏa hiệp có thể tốt nhất giữa chất lượng hoạt động của mạch và sản lượng. Các ràng buộc càng nghiêm ngặt (vừa phải - conservative) thì khả năng các mạch hoạt động (function) càng chắc chắn. Tuy nhiên, nếu các ràng buộc càng khắt khe, thì khả năng lớn hơn là chất lượng hoạt động của mạch được nâng cao. Cần chú ý rằng, việc nâng cao chất lượng có thể phải đánh đổi bằng việc giảm sản lượng.

Các ràng buộc thiết kế cụ thể hóa cho các nhà thiết kế những giới hạn hình học nhất định nào đó trong layout sao cho các mẫu trên các tấm wafer được xử lý sẽ được bảo toàn về dạng hình học và topology của các thiết kế. Điều quan trọng cần chú ý rằng các ràng buộc thiết kế không đưa ra một ranh giới rõ rệt nào (hard boundary) giữa việc sản xuất đúng và không đúng. Chúng chỉ biểu diễn một mức cho phép (tolerance) để đảm bảo với một xác suất cao nhất rằng quá trình sản xuất và các thao tác trong chuỗi con là đúng. Chẳng hạn, đôi khi chúng ta có thể bắt gặp một số thiết kế layout vi phạm luật thiết kế nhưng mạch vẫn hoạt động một cách đúng đắn, hoặc ngược lại, một số thiết kế layout đảm bảo tuân thủ các điều kiện ràng buộc thiết kế nhưng vẫn không hoạt động đúng. Mặc dù vậy, bất cứ một sự vượt xa quá đáng hoặc thường xuyên vượt qua các ràng buộc thiết kế sẽ làm tổn hại nghiêm trọng đến sự thành công của thiết kế.

Hai tập của các ràng buộc thiết kế bắt buộc trong một quá trình liên quan đến độ rộng các đường và việc đảm bảo giữa các lớp. Nếu bề rộng các đường được thiết kế quá nhỏ thì có thể dẫn đến khả năng các đường sẽ bị đứt quãng. Mặt khác, nếu các dây dẫn được đặt quá gần nhau thì cũng có thể dẫn đến khả năng các đường đó bị hợp lại thành một, nói cách khác ngắn mạch của thể xảy ra giữa hai dây nối độc lập. Ngoài ra, khoảng cách giữa các lớp độc lập cũng có thể bị ảnh hưởng bởi topology thẳng đứng của một quá trình.

Các ràng buộc thiết kế về cơ bản giải quyết hai vấn đề: 1) tính tái sản xuất hình học của các đặc trưng mà có thể được tái sử dụng trong quá trình dùng mặt nạ và khắc bản, và 2) các tương tác giữa các lớp khác nhau.

Có một số phương pháp sử dụng trong việc mô tả các ràng buộc thiết kế. Chúng bao gồm cả một số luật "mi-crôn" được phát biểu ở mức phân giải (resolution) vài mi-crôn, luật

40 al-pha (), luật bê-ta () và luật dựa trên lam-đa (). Các luật thiết kế mi-crôn thường được cho như một danh sách các kích thước đặc trưng tối thiểu và các khoảng cách cho tất cả các mặt nạ được yêu cầu trong một quá trình sản xuất nào đó. Chẳng hạn, bề rộng lớp thinox tối thiểu có thể được cụ thể hóa là 4m. Đây là kiểu thông thường cho sản xuất công nghiệp. Trong các luật  và  kích thước đặc trưng cơ bản được xác định là hàm của , và kích thước lưới tối thiểu cần thiết được mô tả bằng các hàm của . Các hệ số  và  có thể có mối liên hệ thông qua một hệ số không đổi. Các luật thiết kế dựa trên lam-đa được phổ biến bởi Mead và Conway và chỉ dựa trên một tham số  duy nhất. Tham số  đặc trưng cho đặc trưng tuyến tính - độ phân giải của quá trình thực hiện wafer hoàn chỉnh - và cho phép việc tỷ lệ bậc một (mặc dù hiếm khi được sử dụng).

Một phát triển của một số luật  dựa trên một tập mô tả của các luật mi-crôn được cho trong bảng 2.2. Bảng 2.2: Mở rộng của các luật dựa trên  từ luật  Mặt nạ Đặc tính Các kích thước Luật  Luật  Thinox Bề rộng tối thiểu 4m 2

Khoảng cách tối thiểu 4m 2

Khoảng cách giữa lớp p và n tối thiểu 8m 4

Polysilicon

Bề rộng tối thiểu 3,75m 2

Khoảng cách tối thiểu 3,75m 2

Bề rộng lớp poly cực cửa (p) min 4,5m 3 Bề rộng lớp poly cực của (n) minh 4,0m 2 Độ mở rộng lớp poly cực của minh 3,5m 2

Lớp nhôm Khoảng cách tối thiểu Bề rộng 4,5m 3

4,5m 3

Cần chú ý rằng sự suy giảm chất lượng hoạt động cũng như sự tăng diện tích vùng si- líc có thể khiến cho các phương pháp không phù hợp với các mạch thương mại hay thậm chí là các mạch dùng thí nghiệm. Trong phần này, chúng ta chỉ sử dụng các luật  để minh họa các nguyên tắc thiết kế mà thường hoàn toàn ẩn với người thiết kế.