Chiến lược đồng hồ 2-pha giả sử dụng sơ đồ đồng hồ nMOS không chồng lấn nhau 2- pha (được sử dụng trong quá trình Mead và Conway) và thêm các đồng hồ bù (complementary). Do đó, chúng ta có 1, 2, 1 và 2 hay lên đến bốn pha đồng hồ để chạy vòng quanh một chíp. Thông thường, hai đồng hồ chủ (master) sẽ được phân bố với các bộ đệm cục bộ để tạo ra các đồng hồ cục bộ. Một tập điển hình dạng sóng tín hiệu đồng hồ và một mạch chốt (DFF1) đơn giản được minh họa trong hình 3.34 [2]. Chú ý rằng, 1(t).2(t)=0 với mọi t. Hoạt động của mạch chốt được minh họa trong hình 3.34 (hình a). Trong suốt pha 1, tầng 1 cổng phát được đóng, do đó lưu mức lô-gic đầu vào trên tụ cực cổng của bộ đảo và tụ đầu ra của cổng phát (transmission gate) (C1). Trạng thái của tầng 2 được lưu trên tụ C2. Trong suốt pha 2, tầng 1 cổng phát mở và giá trị đảo của giá trị được lưu giữ trên C1 được đặt vào C2.
83 Hình 3.34Dạng sóng và chốt đơn giản của đồng hồ giả 2-pha
Sự lựa chọn các quan hệ đồng hồ thực tế phụ thuộc vào các mạch. Tuy nhiên có một số một điểm chỉ dẫn có thể dựa vào để quyết định như sau. Nếu 1 được sử dụng như một đồng hồ cho quá trình tiền nạp, thì nó phải có độ dài đủ để hoàn thành quá trình tiền nạp cho nút ở trường hợp xấu nhất trong mạch. Thông thường, điều này có thể xảy ra ở đường dẫn bít bộ nhớ truy cập ngẫu nhiên (RAM). Sự trễ giữa các đồng hồ phải được lựa chọn để đảm bảo với trường hợp lệch (skew) tồi tệ nhất thì các đồng hồ cũng không chồng lấn nhau. Sự lệch xung đồng hồ có thể xảy ra ở hai dạng. Dạng thứ nhất được minh họa trong hình 3.35 [2]. Ở dạng này, các đồng hồ được sử dụng cho một chốt (latch) đã chạy qua các đường có độ trễ khác nhau trước khi đến chốt. Hiện tượng lệch xảy ra khi cả hai đồng hồ đều đồng thời ở mức lô-gic cao làm cho hai cổng phát trong mạch chốt trở thành trong suốt.
84 Một kiểu lệch khác có thể xảy ra thậm chí khi các đồng hồ bao trùm nhau một cách hoàn chỉnh như được minh họa trong hình 3.35 (hình dưới). Ở đây, thời gian nâng và hạ chậm đến mức cả một chu kỳ của vùng chuyển đổi khiến cho các cổng phát chốt kết hợp (couple) với nhau.
Cả hai dạng này có thể dẫn đến việc giá trị sai được lưu trữ trên các tụ C1 và tụ C2. Do đó, chu kỳ của các đồng hồ phải cho phép thời gian lan truyền lô-gic trong trường hợp tồi tệ nhất trong các khối tổ hợp được chốt lại.