Sơ đồ mạch của một cổng đảo được trình bày trong hình 3.19 [2]. Chúng ta có thể thực hiện một layout vật lý bằng cách thay thế biểu tượng này cho sơ đồ mạch. Trong một sơ đồ mạch, các đường được vẽ giữa các cực của transistor biễu diễn các liên kết. Bất cứ tình huống không đồng phẳng nào có thể giải quyết bằng cách đơn giản vắt chéo hai đường (tức là liên kết giữa cực máng của transistor loại n và cực máng của transistor loại p). Tuy nhiên, trong layout vật lý, chúng ta phải quan tâm đến sự tương tác vật lý của các lớp liên kết khác nhau. Chúng ta đã biết từ các xem xét của quá trình sản xuất rằng cực nguồn và cực máng của transistor loại n là các vùng khuếch tán loại n, trong khi transistor loại p sử dụng các vùng khuếch tán loại p cho các liên kết. Hơn nữa, trong một quá trình đế CMOS, chúng ta không thể tạo một kết nối trực tiếp từ vùng khuếch tán n đến vùng khuếch tán p. Do đó, chúng ta phải thực hiện liên kết giữa các cực máng đơn giản trong miền cấu trúc (structural domain), bằng ít nhất một dây dẫn và hai liên kết trong miền vật lý. Giả sử quá trình không có các liên kết chìm (buried contacts), liên kết vừa đề cập phải bằng kim loại. Bằng cách thay thế các ký hiệu layout, một phần bộ đảo được minh họa trong hình 3.19 (hình b). Bằng cách suy luận tương tự, các liên kết đơn giản đến nguồn (VDD) và đất (VSS) có thể được tạo bằng cách sử dụng các dây dẫn kim loại và các điểm liên kết (hình 3.19, hình c). Nguồn và đất thường được dẫn trong kim loại (để có trở kháng thấp từ mạch tới nguồn cung cấp). Kết nối cực cổng chung có thể là một dây dẫn si-líc đa tinh thể đơn giản. Cuối cùng chúng ta phải thêm các tiếp xúc đế, các tiếp xúc mà không được chỉ rõ trong sơ đồ mạch. Kết quả một sơ đồ ký hiệu được minh họa trong hình 3.19 (hình d). Bằng cách chuyển đổi sơ đồ này sang một layout ký hiệu chúng ta thu được một sự sắp đặt như được trình bày trong hình 3.20 [2]. Một layout khác được minh họa trong hình 3.21 [2] trong đó các transistor được sắp xếp theo chiều ngang.
74 Hình 3.20Layout có thể của bộđảo
Chú ý rằng có nhiều phương án thay đổi trong topology có thể được sử dụng để cho phép thực hiện sơ đồ các liên kết không đồng phẳng. Chẳng hạn, nếu một dây dẫn kim loại phải đi qua phần giữa của một ô (cell) từ phía tận cùng bên trái của cell sang tận cùng bên phải, khi đó layout trong hình 3.22 [2] có thể được sử dụng. Trong layout này, các dải kim loại nằm ngang nối với một đường si-líc đa tinh thể thẳng đứng, đường mà nối với các cực máng của các transistor. Một cách khác, nếu một đường dây kim loại cần phải đi qua từ phía trái sang phía phải ở phần đầu (top) hoặc đáy (bottom) của cell, các liên kết từ nguồn và đất đến các transistor có thể được tạo trong lớp khuếch tán thích hợp (hình 3.23 [2]). Với phương án này, trong thực tế, làm cho bộ đảo trong suốt với các liên kết kim loại nằm ngang, các liên kết mà có thể phải được định tuyến xuyên qua cell. Từ các xem xét mà ảnh hưởng đến chất lượng làm việc của mạch, chúng ta thấy rằng các thay đổi trước đây từ layout gốc có ảnh hưởng rất nhỏ. Trong trường hợp liên kết cực máng bằng si-líc đa tinh thể thẳng đứng, sẽ sinh ra một trở kháng kết nối phụ. Trở kháng này có thể được xấp xỉ bằng 2Rcontact+Rpoly trong đó Rcontact là trở kháng của tiếp xúc si-líc đa tinh thể -kim loại và Rpoly là trở kháng của dải chạy si-líc đa tinh thể. Ngoài ra, có thể nảy sinh một dung kháng phụ nhỏ. Thường, kết quả của cả hai hiệu ứng này sẽ không quan trọng. Với các liên kết khuếch tán nguồn và đất, có sự bất lợi là một trở kháng liên kết dãy và dung kháng bị tăng. Bằng kinh nghiệm, trở kháng nên được giữ với giá trị có độ lớn nhỏ hơn trở kháng "on" của transistor. Dung kháng của các liên kết nguồn cung cấp thông thường không ảnh hưởng đến chất lượng hoạt động của mạch.
75 Hình 3.21Một layout có thể của bộđảo
76 Hình 3.23Một layout có thể của bộđảo
Hình 3.24Một layout có thể của bộđảo
Việc chạy một liên kết si-líc đa tinh thể từ trái sang phải phải được hoàn thành bên dưới hoặc bên trên các transistor, với các transistor sử dụng các liên kết bằng kim loại tới nguồn và đất. Dải si-líc đa tinh thể chạy từ phía trái sang phía phải qua phần giữa của cell cần có một dải kim loại. Một phương án khác, layout của bộ đảo có thể được tái xây dựng để sử dụng các transistor định hướng thẳng đứng như layout được minh họa trong hình 3.24 [2]. Việc bổ sung một lớp kim loại thứ hai cho phép tăng thêm sự tự do của các liên kết với hai lớp liên kết khác. Lớp kim loại thứ hai có thể được sử dụng để chạy các đường dẫn cung cấp nguồn VDD và VSS. Một cách khác, lớp kim loại thứ hai có thể được sử dụng để giữ (strap) các dải si-líc đa tinh thể theo kiểu liên kết song song nhằm giảm trễ do các đường chạy si-líc đa tinh thể quá dài. Trong các trường hợp này, các layout vẫn cơ bản là không đổi ngoại trừ các dây dẫn kim loại thứ hai được thêm vào và các mẩu (stub) liên kết kim loại thứ nhất.
77 Hình 3.25Một layout có thể của bộđảo lớn
Hình 3.26Một layout có thể của bộđảo đạt dung kháng cực máng tối ưu
Cần chú ý rằng, một bộ đảo lớn có thể được xây dựng từ nhiều bộ bảo nhỏ được nối song song. Kết quả từ việc xây dựng này được minh họa mang tính tượng trưng trong hình 3.25 [2]. Chúng ta có thể dễ dàng viết một chương trình để tạo ta một bộ đệm có kích thước xác định nào đó với một tỷ số các kích thước cho trước bằng cách sử dụng kỹ thuật ghép nối vừa nêu. Các vùng cực nguồn và cực máng phải được "đính" với các liên kết và kim loại để giảm nhỏ trở kháng cực nguồn-cực máng trong các transistor kích thước lớn. Ngoài ra, các vùng khuếch tán liền kề được ghép lại sao cho dung kháng ngoại vi được giảm nhỏ. Bằng việc đặt các transistor lưng gối nhau (hình 3.26 [2]) mạch có thể đạt được dung kháng cực máng tối ưu do sự ghép các cùng khuếch tán. Điều này là kết quả từ thực tế do vùng diện tích cực
78 máng không tăng về kích thước nhiều trong khi đó hệ số khuếch đại của các transistor () được nhân đôi. Dung kháng cực máng có thể được giảm hơn nữa bằng cách sử dụng các liên kết hình sao như trong hình 3.27 [2]. Hình 3.27 trình bày cấu hình mang tính chất biểu trưng. Trong mặt nạ cực nguồn và cực máng có thể là một vùng diện tích liên tục không có khe góc nhằm tăng hệ số khuếch đại và giảm dung kháng ngoại vi. Ở đây, hệ số khuếch đại của các transistor được gấp bốn lần, trong khi đó diện tích vùng cực máng về cơ bản là không thay đổi so với một cổng đảo đơn lẻ.
Hình 3.27Một layout có thể của bộđảo với liên kết hình sao