Khối xung clock của KL46

Giới thiệu về khối clock của KL46. Giải thích về phần tạoxử lý clock của KL46. Overview on KL46 clock modules and its clock distribution. Multipurpose Clock Generator MCG module in KL46. Write an example to put KL46 to FBE mode from FEI. Write an example to put KL46 to PEE mode from FEI. Write an application to configure the MCU sys clock speed to 60MHz, and setting CLKOUT = MCU sysclock 2.

L o g o L o g o L o g o BÁO CÁO HÊỆ THỐNG NHÚNG Đề tài: Phân phối xung đồng ngoại vi Máy phát xung đồng đa L o g o MỤC TIÊU Hiểu phân bố xung clock KL46 Hiểu cách định dạng đặc trưng xung clock thiết bị ngoại vi Hiểu cách định dạng PLL FLL việc sử dụng internal clock external clock L o g o TỔNG QUAN VỀ MODULE KL46  Các KL46 có chế đôỆ sau việc trì xung clock MCU chế độ lượng nó:  Bộ dao động (OSC): Module OSC dao động tinh thể Các mô-đun, kết hợp với tinh thể bên bôỆ cộng hưởng, tạo xung tham chiếu cho MCU  HêỆ thống Module tích hợp (SIM): Cấu hình xung đầu chia xung cho hệ thống MCU thiết bị ngoại vi khác  Hệ thống chế độ điều khiển (SMC): chịu trách nhiệm xếp mức điện thấp ngõ vào để ngừng chạy chương trình L o g o Multipurpose Clock Generator (MCG): cung cấp nhiều lựa chọn nguồn cho MCU Các mô-đun chứa vòng khóa tần số(FLL) vòng khóa pha ( PLL) Sơ đồ phân phối xung : mô tả tất dòng xung, PLL FLL hệ thống Nó cung cấp mối quan hệ MCG, OSC SIM MCU L o g o L o g o  Giới thiệu chung: Kit FRDM-KL46Z kit ARM® Cortex™-M0+ giá rẻ công ty Freescale sản xuất Kit có kích thước nhỏ Nhưng kit tích hợp nhiều tính hay  - chip ARM MKL46Z256VLL4MCU, core clock 48MHz, nhớ flash 256kB, 32kB sram, tích hợp điều khiển segment LCD, USB otg - Cảm ứng điện dung (Capacitive touch slider), chip ARM tích hợp controller cho touch sensing - Cảm biến Accelerometer MMA8451Q - Cảm biến từ trường magnetometer MAG3110 - Linh hoạt lựa chọn nguồn, có thể sử dụng 5V từ cổng USB máy tính, từ pin 3V3  - Form factor compatible with Arduino ™ R3 pin layout - Tích hợp debug Open SDA kit, có thể sử dụng Open SDA để debug giao tiếp RS232 - cảm biến ánh sáng - I/O (2 leds, buttons) - LCD segment digits L o g o  Clock giống trái tim chip, trái tim đập 96 triệu lần giây (KL46 tối đa 100MHz)  KL46 có phần có màu khác tương ứng với module: - MCG - SIM - System Oscillator - PMC - RTC L o g o L o g o L o g o Multipurpose Clock Generator (MCG)  Các Kinetis MCG (Multipurpose Clock Generator) cho phép số nguồn xung nội hay xung ngoại sử dụng để lấy hệ thống xung kết nối MCG thay đổi phận, số có PLL FLL số với FLL tất theo bố cục tương tự quy tắc tương tự để sử dụng  Lưu ý lưu lượng từ FLL có jitter cao từ PLL không thích hợp với nguồn xung clock cho USB Đối với chế độ lưu trữ USB, PLL sử dụng để lấy từ xung clock 48 MHz, trừ tín hiệu xung clock USB chuyên dụng có sẵn Điều thiết bị USB trừ phần Kinetis bao gồm IRC48M, có thể sử dụng để thực yêu cầu kỹ thuật USB thiết bị L o g o L o g o L o g o L o g o  MCG vùng FEI -FEI trạng thái MCG mà tồn tự động sau lần reset Nó có nghĩa FLL Enaged nội sử dụng chậm 32kHz nội RC oscillator (32kHz ICR) nguồn để FLL (Frequency Locked Loop) Các mặc định FLL đến yếu tố nhân 640 có nghĩa đầu FLL có khoảng 20.5MHz thực tế ICR 32 kHz cắt cho giá trị nhà máy nhiên nó có số sai lệch nhiệt độ trôi mà làm cho nó thường xác nguồn tinh -PLL bị vô hiệu hóa trạng thái mặc định sau cài lại -Đầu FLL chuyển sang MCGOUTCLK, mà sau đó cung cấp lõi xử lý xe buýt sau chia tùy chọn đó 20.5MHz đồng hồ vi xử lý thiết lập lại đường đồng hồ mặc định thể sơ đồ sau Các ngăn thiết bị Kinetis thường defaut chia cho kể từ đồng hồ tốc độ ban đầu không cao giá tốc độ tối đa của xe buýt nó xung kết nối L o g o  MCG vùng FEE L o g o -Các FEE (FLL dính bên ngoài) vùng có nghĩa FLL sử dụng làm nguồn cho MCG CLKOUT theo đó đầu vào FLL xung nội chậm thay vào đó có nguồn gốc từ đầu vào xung bên MCG_C7 chọn -Việc chuyển đổi kiểm soát thay đổi trạng thái FEI chất MCG_C1 [refs] thay đổi từ giá trị mặc định '1' [chọn xung nội chậm] để '0' -Cần thực lần chọn đầu vào đồng hồ bên để FLL trước chuyển đầu vào xung FLL nên phạm vi 31.25 39.065kHz fo hoạt động xác Điều đạt cách đảm bảo nguồn Sẵn có (ví dụ Một nguồn dao động RTC có thể phải lần kích hoạt), mà nguồn bên đồng hồ chọn MCG_C7 chia đầu vào FLL MCG_C1 [FRDIV] thiết lập để chia nó xuống đến phạm vi tần số xác  L o g o FEE - Lựa chọn ngõ FLL giống ngõ xung MCGOUT - Có nhiều xung ngoại - PLL không hoạt động công suất thấp C5[PLLCLKEN] set - Set: C1[CLKS]==00, C1[IREFS]=0, C6[PLLS]=0 and C1[FRDIV] cung cấp xung ngoại từ 31,25 kHz đến 39,0625 kHz  PEE - Lựa chọn ngõ PLL giống ngõ xung MCGOUT - Xung clock ngoại cung cấp cho PLL - Set: C1[CLKS]==00, C1[IREFS]=0, C5[PRDIV] cung cấp xung ngoại từ MHz đến MHz C6[PLLS]=1 C2[LP]=0 - PLL không hoạt động trạng thái công suất thấp L o g o  FBE - Lựa chọn xung ngoại giống xung MCGOUT - FLL trình hoạt động ngõ không sử dụng ( xung ngoại sử dụng ngõ vào) - Có thể cung cấp xung cho hệ thống FLL đạt đến tần số định - PLL không hoạt động trạng thái công suất thấp C5[PLLCLKEN] đặt - Set: C1[CLKS]=10,C1[IREFS]=0,C1[FRDIV] cung cấp xung ngoại từ 32.25 kHz đến 39,0625 kHz, C6[PLLS]=0 C2[LP]=0 L o g o  PBE - Lựa chọn xung ngoại giống xung MCGOUT - PLL trình hoạt động ngõ không sử dụng ( xung ngoại sử dụng ngõ vào) - Có thể cung cấp xung cho hệ thống PLL đạt đến tần số định - Set: C1[CLKS]=10,C1[IREFS]=0,C5[FRDIV] cung cấp xung ngoại từ MHz đến MHz, C6[PLLS]=1 C2[LP]=0 - FLL không hoạt động trạng thái công suất thấp L o g o  BLPI: chế độ lấy xung nội công suất thấp nối tắt • • Có thể chọn xung tham chiếu nội nhanh chậm xung MCGOUT FLL và PLL bị khóa (thậm chí PLLCLKEN đặt lên mức 1) L o g o BLPE: chế độ lấy xung ngoại công suất thấp nối tắt • Xung tham chiếu ngoại xung MCGOUT • FLL PLL bị khóa (thậm chí PLLCLKEN đặt lên mức 1) L o g o – STOP - MCGPLLCLK hoạt động chế độ Dừng Bình Thường PLLSTEN=1 MCGPLL1CLK hoạt động chế độ Dừng Bình Thường PLLSTEN1=1 MCGIRCLK hoạt động chế độ Dừng Bình Thường thỏa mãn tất điều kiện L o g o • MCG Loss Lock Detector( Máy phát khóa) – MCG gồm có máy phát khóa PLL- từ đó, MCU reset khóa pha bị –Các máy phát kích hoạt đạt cấu hình cho PEE khóa –Nếu bit MCG_C8[LOLRE] module MCG thiết lập bit trạng thái khóa PLL (MCG_S[LOLS0]) trở nên thiết lập, the MCU reset Bit RCM_SRS0[LOL] thiết lập để nguồn reset L o g o  MCG Auto Trim – ATM (Tự đôỆng cắt MCG) - Một tính cho phép phần cứng MCG để tự động cắt MCG nội tham chiếu xung - clock sử dụng xung clock bên ngoài tham chiếu khác Việc lựa chọn mà xung clock MCG IRC kiểm tra và kích hoạt điều khiển ATC bit điều khiển (ATC [ATMS] = chọn IRC 32 kHz và ATC [ATMS] = chọn MHz IRC) Nếu MHz IRC chọn cho ATMS, chia cho 128 kích hoạt để chia xuống MHz IRC để loạt 31,250 kHz tự động cắt [...]... MCGPLLCLK/2 clock - OSCERCLK clock - MCGIRCLK clock  Enable/disable clock hỗ trợ tất cả các peripheral Sau khi reset chip, tất cả các xung cho peripheral đều Disable Dùng module nào phải Enable clock cho module đó L o g o L o g o Multipurpose Clock Generator (MCG)  Các Kinetis MCG (Multipurpose Clock Generator) cho phép một số nguồn xung nội hay xung ngoại được sử dụng để lấy hệ thống và xung kết... ngõ ra PLL giống như ngõ ra của xung MCGOUT - Xung clock ngoại cung cấp cho PLL - Set: C1[CLKS]==00, C1[IREFS]=0, C5[PRDIV] được cung cấp một xung ngoại từ 2 MHz đến 4 MHz và C6[PLLS]=1 và C2[LP]=0 - PLL không hoạt động ở trạng thái công suất thấp L o g o  FBE - Lựa chọn xung ngoại giống như xung MCGOUT - FLL là một quá trình hoạt động nhưng ngõ ra không sử dụng ( xung ngoại được sử dụng như ngõ... đó đầu vào của FLL không phải là xung nội chậm nhưng thay vào đó có nguồn gốc từ đầu vào xung bên ngoài bởi MCG_C7 chọn -Việc chuyển đổi kiểm soát sự thay đổi trạng thái này FEI bản chất là MCG_C1 [refs] đang được thay đổi từ giá trị mặc định của '1' [chọn xung nội bộ chậm] để '0' -Cần được thực hiện lần đầu tiên chọn đầu vào đồng hồ bên ngoài để các FLL trước khi chuyển vì đầu vào xung của FLL nên...  Thạch anh ngoài Ngõ vào xung RTC -Ngõ ra:    OSCCLK cho hệ thống MCU OSCERCLK cho thiết bị ngoại vi trên chip , và OSC32KCLK OSC32KCLK cho RTC L o g o L o g o Module tích hợp hệ thống(SIM)  Chức năng là bộ chia tần thể hiện ở 2 khối OUTDIV1 và OUTDIV4 trên hình Clock diagram Output của OUTDIV1 là System/core clock