xu ly tin hieu so fpga hoang trang solution to dsp fpga hw 05 ay1112 s2 cuuduongthancong com

ĐHBK Tp HCM–Khoa ĐĐT–BMĐT MH: Xử lý tín hiệu số với FPGA GVPT: Hồ Trung Mỹ Bài tập nhà đợt (20/04/2012) (Ngày nộp bài: 27/04/2012) 1) ( 7đ) Xét lọc FIR có rẽ nhánh (6-tap FIR filter) co ng c om Sơ đồ khối dạng chuyển vị cho hình sau cu u du o ng th an Bộ lọc cài đặt cách dùng hệ số gấp (folding factor) với tập cắt: S0 ={MA5,MA4,MA3} S1={MA2,MA1,MA0} a) Thiết kế kiến trúc gấp (folded architecture) b) Xây dựng thời khóa biểu tương ứng với kiến trúc gấp kiểm chứng kiến trúc sinh giá trị mong muốn lọc mẫu Bài giải a) Thiết kế kiến trúc gấp (folded architecture): DF(U→V) = N x w(e) – P + v – u với N hệ số gấp, w(e) số delay ban đầu cạnh e, P tầng pipeline đơn vị khởi đầu, v hệ số gấp nút V, u hệ số gấp nút U DF(MA5→MA4) = 2*1-0+1-0 = 3; DF(MA4→MA3) = 2*1-0+0-1 = 1; DF(MA3→MA2) = 2*1-0+1-0 = 3; DF(MA2→MA1) = 2*1-0+0-1 = 1; DF(MA1→MA0) = 2*1-0+1-0 = CuuDuongThanCong.com https://fb.com/tailieudientucntt b) Xây dựng thời khóa biểu tương ứng với kiến trúc gấp kiểm chứng kiến trúc sinh giá trị mong muốn lọc mẫu: co ng c om 2) ( 3đ) Hãy cấp phát ghi cho biểu đồ thời gian sống sau: cu u du o ng th an Bài giải Trước hết thứ tự lại cho biến bắt đầu sớm thứ tự cho biến có thời gian kết thúc sớm Ta có bảng sau: Thực cấp phát ta có kết sau: CuuDuongThanCong.com https://fb.com/tailieudientucntt ... cho biến có thời gian kết thúc sớm Ta có bảng sau: Thực cấp phát ta có kết sau: CuuDuongThanCong. com https://fb .com/ tailieudientucntt