ĐHBK Tp HCM–Khoa ĐĐT–BMĐT MH: Xử lý tín hiệu số với FPGA GVPT: Hồ Trung Mỹ Bài tập nhà đợt (09/03/2012) (Ngày nộp bài: 16/03/2012) c om 1) Xét mạch sau với mạch nhân thực thi TM = đơn vị thời gian (u.t.) mạch cộng TA = u.t co ng a) Hãy vẽ giản đồ DFG mạch lọc (second order lattice filter) DFG chuyển vị b) Thực tái định (retiming) và/hoặc tạo đường ống (pipelining) để đường tới hạn có trị TM Bài giải Hình vẽ cập nhật sau! u du o ng th an 2) Cho trước giản đồ DFG (thời gian tính tốn chi kế bên nút) cu Tái định (retiming) mạch để có chu kỳ lặp (iteration period) tối thiểu Bài giải Ta thấy có trì hỗn đường dẫn: A B C 10 + + = 16 t.u A B D 10 + + = 18 t.u A E C 10 + + = 22 t.u Nếu ta tái định nút A lại tái định nút B ta có kết sau: Với hình ta có chu kỳ lặp 10 u.t thời gian tính tốn nút A CuuDuongThanCong.com https://fb.com/tailieudientucntt