xu ly tin hieu so fpga hoang trang dsp fpga bt on thi hk ay1112 s2 cuuduongthancong com

ĐHBK Tp HCM–Khoa ĐĐT–BMĐT MH: Xử lý tín hiệu số với FPGA GVPT: Hồ Trung Mỹ Bài tập ôn thi học kỳ – AY1112-S2 c om Cho trước datapath sau: cu u du o ng th an co ng Giả sử mux có trì hỗn 5ns, cộng shifter có trì hỗn 10 ns, nhân có trì hỗn 20 ns dây dẫn có trì hỗn 2ns Hãy tìm a) Đường tới hạn datapath này? b) Tần số xung nhịp hệ thống datapath này? c) Các sửa đổi để datapath có tần số xung nhịp cao hơn? (Ch4 Prob 4) Xét cấu trúc lọc trực giao bậc cho hình 4.18 Tất phép toán cấu trúc phép toán xoay CORDIC (Coordinate Rotation Digital Computer) trực giao Giả sử phép toán xoay cần T giây Hãy tính: a) Giới hạn lặp lọc này? b) Đường tới hạn lọc này? c) Tạo đường ống (Pipeline) và/hoặc tái định (retime) cấu trúc lọc để đạt đường tới hạn 2T Hình 4.18 Bộ lọc trực giao bậc sáu Hãy unfold DFG sau với hệ số unfolding cho kế bên hình: DSP_FPGA–BT ơn thi HK–AY1112-S2–trang 1/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt ng c om Xét cộng nối tiếp bit hình sau (n=8): du o ng th an co a) Ở phase 8l+0, ghi D khởi trị Ở phase 8l+u (u=1, ,7), tín hiệu nhớ truyền qua ghi D Hãy vẽ DFG mạch b) Hãy vẽ lại mạch cộng dùng kỹ thuật unfolding với hệ số unfolding J Xét DFG hình sau với thời gian cần cho phép toán T: cu u a) Tốc độ mẫu cực đại đạt hệ thống bao nhiêu? (chú ý: tốc độ mẫu = 1/đường tới hạn) b) Đặt ghi tạo đường ống tập cắt thuận thích hợp (feed-forward cutset) tốc độ mẫu hệ xấp xỉ 1/2T Khi cần thêm bao nhieu ghi nữa? Xét lọc mạng (lattice filter) hình sau: DSP_FPGA–BT ơn thi HK–AY1112-S2–trang 2/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt th an co ng c om Các phép toán nhân ánh xạ thành nhân pipeline tầng (thời gian tính tốn t.u.) Các phép tốn cộng thực thi cộng pipeline tầng (thời gian tính tốn t.u.) Sử dụng tập gấp (folding set) sau: SA1 = {A2,A1} SA2 = {A3,A4} SM1 = {M1,M2} SM2 = {M3,M4} SM3 = {—,M5} a) Tìm đường tới hạn hình b) Thực pipeline cho hình cho đường tới hạn t.u Tổng ghi cần sử dụng bao nhiêu? c) Thực gấp (folding) lọc với tập gấp (folding set) cho trước d) Phân tích thời gian sống tái cấp phát ghi dùng giải thuật thuận-nghịch e) Vẽ lại cấu trúc gấp sau tối thiểu ghi Thiết kế mạch lọc FIR có tap với hệ số {1.25,2.5,-2.75,-0.25} HDL (VHDL hay Verilog) a) Với dạng lọc trực tiếp b) Với dạng chuyển vị c) Với cải tiến dùng mã CSD Thiết kế mạch lọc FIR có hệ số {4, ,2} số học phân bố thực với HDL (VHDL hay Verilog) Thiết kế mạch lọc FIR có hệ số {4, –3 ,2} số học phân bố có dấu thực với HDL (VHDL hay Verilog) 10 (Ch4 Prob 1) Xét lọc số hình 4.15 Giả sứ phép toán nhân cần 20 ns phép toán cộng cần ns cu u du o ng Hình 4.15 a) Tính giới hạn lặp lọc phương pháp quan sát b) Đường tới hạn lọc bao nhiêu? c) Tạo đường ống và/hoặc tái định lọc đường tới hạn giới hạn lặp 11 (Ch4 Prob 5) DFG hình 4.19 mơ tả lọc số IIR bậc cài đặt cách ghép tầng lọc bậc Giả sử phép toán nhân cần u.t phép toán cộng cần u.t Hình 4.19 a) Tính đường tới hạn giới hạn lặp DFG b) Tạo đường ống tái định lọc để có chu kỳ xung nhịp tối thiểu Giá trị chu kỳ xung nhịp tối thiểu bao nhiêu? 12 Người ta muốn gấp (fold) lọc số IIR tồn thơng (all-pass) bậc có DFG sau với hệ số gấp N=2: DSP_FPGA–BT ôn thi HK–AY1112-S2–trang 3/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt Hình Bộ lọc số IIR tồn thơng bậc u du o ng th an co ng c om a) Tái định DFG b) Gấp (fold) giản đồ tái định a) c) Tối thiểu số ghi phân tích thời gian sống Giả sử ta có tập cắt sau: SM1 = {M2,M1}, SM2 = {M3,M4}, SA1 = {A1,A2}, SA2 = {A4,A3} 13 (Ch7 Prob 1) Với giản đồ phụ thuộc (DG) cho trước hình 7.24 (trang 213) a) Các vector định thời biểu (s) vector chiếu (d) sau hợp lệ? i s = [1 0]T, d = [1 0]T ii s = [1 2]T, d = [2 –1]T iii s = [1 1]T, d = [1 0]T iv s = [1 –2]T, d = [1 0]T b) Suy mảng tâm thu chiếu cho tập hợp lệ 14 (Ch7 Prob 9) Xét DG lọc tích chập có rẽ nhánh hình 7.25 cu Hình 7.25 Giả sử giá trị vào hệ số phát khắp tức thời (khơng có trễ) đến tất xử lý bị trễ cho tồn thiết kế tâm thu Hơn giả sử xử lý nhân-cộng cần u.t., nghĩa xử lý chứa nhân-cộng có pipeline tầng a) Viết tất bất đẳng thức mà phần tử vector định thời biểu s = [s1 s2]T phải thỏa Chọn s HUE cực đại b) Vẽ kiến trúc tâm thu với d = [1 0]T s có từ a) Khi HUE mảng bao nhiêu? c) Lặp lại a) với d = [1 –1]T DSP_FPGA–BT ôn thi HK–AY1112-S2–trang 4/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt ... sống tái cấp phát ghi dùng giải thuật thuận-nghịch e) Vẽ lại cấu trúc gấp sau tối thiểu ghi Thiết kế mạch lọc FIR có tap với hệ số {1.25,2.5 ,-2 .75 ,-0 .25} HDL (VHDL hay Verilog) a) Với dạng lọc... cắt thuận thích hợp (feed-forward cutset) tốc độ mẫu hệ xấp xỉ 1/2T Khi cần thêm bao nhieu ghi nữa? Xét lọc mạng (lattice filter) hình sau: DSP_FPGA–BT ơn thi HK–AY1112-S2–trang 2/4 CuuDuongThanCong.com... bao nhiêu? 12 Người ta muốn gấp (fold) lọc số IIR tồn thơng (all-pass) bậc có DFG sau với hệ số gấp N=2: DSP_FPGA–BT ơn thi HK–AY1112-S2–trang 3/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt