Thông tin tài liệu
ĐHBK Tp HCM–Khoa ĐĐT–BMĐT MH: Xử lý tín hiệu số với FPGA – AY1516-S1 GVPT: Hồ Trung Mỹ Bài tập ôn kiểm tra giũa học kỳ Xét mạch lọc sau: c) d) c om a) b) Hình Tìm biểu thức y(n) Từ suy hàm truyền mạch lọc Vẽ DFG mạch lọc Giả sử thời gian tính tốn cộng TA=1 u.t nhân TM=2u.t Hãy tìm đường tới hạn Tcritical giới hạn lặp T cho DFG b) Tính lại T dùng giải thuật LPM du on g th an co ng Xét mạch lọc sau: cu u Hình a) Vẽ DFG mạch lọc Giả sử thời gian tính tốn cộng TA=1 u.t nhân TM=2u.t b) Hãy tìm đường tới hạn Tcritical giới hạn lặp T cho DFG b) c) Tính lại T dùng giải thuật LPM Xét lọc số IIR sau: Hình Trong lọc trên: a1, a2, b0, b1, b2 hệ số lọc; A1—A4, M1—M5 nhãn cộng (Adder) nhân (Multiplier) DSP_FPGA–BT ôn KTGHK–AY1516‐S1 – trang 1/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt a) Hãy vẽ DFG sơ đồ khối Đánh nhãn nút A1, M1, … b) Hãy vẽ (các) đường tới hạn DFG tính Tcritical theo TA (thời gian tính tốn cộng) TM.(thời gian tính tốn nhân) c) Giả sử TA = u.t TM = u.t., tìm chu kỳ mẫu tối thiểu giới hạn lặp T d) Tái định DFG chu kỳ mẫu = T giữ số ghi nhỏ .c om Xét hình sau, giả sử TA = u.t TM = u.t Hình co ng a) Hãy tìm giới hạn lặp T b) Hãy vẽ (các) đường tới hạn lên hình tính trị số tương ứng Tcritical Tính chu kỳ xung nhịp (clock period) TCLK c) Hãy tái định DFG để TCLK = T cu u du on g th an Xét DFG sau, giả sử thời gian tính tốn (u.t.) ghi kế bên nút: Hình a) Hãy tìm đường tới hạn Tcritical giới hạn lặp T hệ b) Hãy tái định DFG để DFG có đường tới hạn Tcritical = 10 u.t Cho trước DFG sau: (a) (b) Hình a) Giả sử hình 6.(a) có TA = u.t TM = u.t., tìm Tcritical DFG tái định để có Tcritical tốt DSP_FPGA–BT ơn KTGHK–AY1516‐S1 – trang 2/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt b) Giả sử hình 6.(b) có thời gian tính tốn nút u.t., tìm Tcritical DFG tái định nhánh nút có 1D Hình a) Hãy vẽ lại DFG mà khơng có ngõ vào b) Hãy tìm đường tới hạn Tcritical giới hạn lặp T c) Hãy tái định để giảm số ghi .c om Xét thiết kế sau, giả sử TA = 20 ns TM = 40 ns du on g th an co ng Xét lọc số sóng hình sau có TA = ns TM = 20 ns Hình cu u a) Tính giới hạn lặp T b) Vẽ tính đường tới hạn Tcritical c) Tạo đường ống và/hoặc tái định để Tcritical = T Với DFG hình 9, thời gian tính tốn nút cho dấu ngoặc Tính giới hạn lặp DFG quan sát giải thuật LPM Ta đánh thứ tự cá delay từ trái qua phải Hình DSP_FPGA–BT ôn KTGHK–AY1516‐S1 – trang 3/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt cu u du on g th an co ng c om 10 Một lọc FIR có cài đặt dạng trực tiếp sau: y(n) = ax(n) + bx(n − 2) + cx(n − 3) Giả sử thời gian tính tốn cho phép cộng-nhân T a) Tạo đường ống cho lọc để chu kỳ xung nhịp xấp xỉ T b) Thực song song với kích thước khối Tạo đường ống cho lọc để chu kỳ xung nhịp T Tốc độ mẫu hệ bao nhiêu? c) Tạo đường ống cho lọc có từ b) cho chu kỳ xung nhịp T/2 Tốc độ mẫu bao nhiêu? DSP_FPGA–BT ôn KTGHK–AY1516‐S1 – trang 4/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt ... đánh thứ tự cá delay từ trái qua phải Hình DSP _FPGA? ? ?BT? ?ơn? ?KTGHK? ? ?AY1516? ? ?S1? ?–? ?trang? ?3/4 CuuDuongThanCong. com https://fb .com/ tailieudientucntt cu u du on g th an co ng c om 10 Một lọc FIR có cài... TM = u.t., tìm Tcritical DFG tái định để có Tcritical tốt DSP _FPGA? ? ?BT? ?ơn? ?KTGHK? ? ?AY1516? ? ?S1? ?–? ?trang? ?2/4 CuuDuongThanCong. com https://fb .com/ tailieudientucntt b) Giả sử hình 6.(b) có thời gian tính... lọc có từ b) cho chu kỳ xung nhịp T/2 Tốc độ mẫu bao nhiêu? DSP _FPGA? ? ?BT? ?ôn? ?KTGHK? ? ?AY1516? ? ?S1? ?–? ?trang? ?4/4 CuuDuongThanCong. com https://fb .com/ tailieudientucntt
Ngày đăng: 27/12/2022, 08:35
Xem thêm:
