xu ly tin hieu so fpga hoang trang dsp fpga ds cua bt on thi hk ay1112 s2 cuuduongthancong com

ĐHBK Tp HCM–Khoa ĐĐT–BMĐT MH: Xử lý tín hiệu số với FPGA GVPT: Hồ Trung Mỹ Bài tập ôn thi học kỳ – AY1112-S2 ĐS cu u du o ng th an co ng .c om (Ch4 Prob 4) ĐS a) Giới hạn lặp = 2T b) Đường tới hạn = 7T c) Hình sau lời giải (tái định nhát cắt đứt nét) DSP_FPGA–ĐS BT ôn thi HK–AY1112-S2–trang 1/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt .c om ĐS a) Đường tới hạn 5T ( qua nút A  B  D  F  H ) Do tốc độ mẫu cực đại đạt hệ thống 1/5T b) Tái định với tập cắt theo đường đứt nét hình sau: cu u du o ng th an co ng Với hình ta có đường tới hạn (B  D, B  E , F  H ) 2T ĐS a) Đường tới hạn 10 t.u (đường vẽ nét đậm hình sau) b) Thực pipeline với đường đứt nét hình sau: Sau pipeline ta thấy tổng số ghi cần sử dụng Đường tới hạn (M1  A2 M3  A3) TM + TA = t.u Tương tự slide! Tương tự slide! Tương tự slide! 10 ĐS a) Giới hạn lặp = (TM + 2TA)/2 = 18 ns b) Đường tới hạn = 2(TM + 3TA) = 88 ns 11 ĐS a) Đường tới hạn u.t giới hạn lặp u.t b) Giá trị chu kỳ xung nhịp tối thiểu u.t 12 DSP_FPGA–ĐS BT ôn thi HK–AY1112-S2–trang 2/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt .c om 13 (Ch7 Prob 1) ĐS a) Từ DG ta tìm ex = [0 1]T, ey = [1 1]T, eh = [1 0]T Hai điều kiện sau phải thỏa STd ≠ (C1) STe ≥ (C2) để vector định thời biểu S vector chiếu d hợp lệ với vector phụ thuộc e Vector không gian xử ly pT xác định qua biểu thức pTd = i S = [1 0]T, d = [1 0]T pTd =  [p1 p2] [1 0]T =  pT = [ 1] Xét STd = [1 0] [1 0]T = ≠  Điều kiện C1 đạt Lập bảng ánh xạ cạnh để xét STe : e pTe STe ex = [0 1]T T 1 ey = [1 1] eh = [1 0]T T Tất S e ≥  Điều kiện C2 đạt Như trường hợp hợp lệ ii S = [1 2]T, d = [2 –1]T : Khơng hợp lệ STd = [1 2] [2 –1]T =  Điều kiện C1 không đạt iii S = [1 1]T, d = [1 0]T : Hợp lệ iv S = [1 –2]T, d = [1 0]T : Khơng hợp lệ xét STe có trường hợp < 0! du o ng th an co ng b) Nghiệm trường hợp i câu a) : cu u 14 (Ch7 Prob 9) Xét DG lọc tích chập có rẽ nhánh hình 7.25 Hình 7.25 Giả sử giá trị vào hệ số phát khắp tức thời (khơng có trễ) đến tất xử lý bị trễ cho toàn thiết kế tâm thu Hơn giả sử xử lý nhân-cộng cần u.t., nghĩa xử lý chứa nhân-cộng có pipeline tầng a) Viết tất bất đẳng thức mà phần tử vector định thời biểu s = [s1 s2]T phải thỏa Chọn s HUE cực đại b) Vẽ kiến trúc tâm thu với d = [1 0]T s có từ a) Khi HUE mảng bao nhiêu? c) Lặp lại a) với d = [1 –1]T ĐS DSP_FPGA–ĐS BT ôn thi HK–AY1112-S2–trang 3/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt a) Giản đồ rút gọn sau : Thực việc định thời biểu cách áp dụng công thức sau : ng th an co ng Từ giản đồ rút gọn ta thấy : c om Trước hết viết biểu thức dạng RIA: cu u du o Nếu ta sử dụng định tuyến tính (các gamma cho khơng) chọn ST = [4 0] cực đại HUE b) Với d = [1 0]T S có từ a), ta có: DSP_FPGA–ĐS BT ơn thi HK–AY1112-S2–trang 4/4 CuuDuongThanCong.com https://fb.com/tailieudientucntt ... hạn u.t giới hạn lặp u.t b) Giá trị chu kỳ xung nhịp tối thi? ??u u.t 12 DSP _FPGA? ??ĐS BT ôn thi HK? ? ?AY1112- S2? ? ?trang 2/4 CuuDuongThanCong. com https://fb .com/ tailieudientucntt .c om 13 (Ch7 Prob 1)... Khi HUE mảng bao nhiêu? c) Lặp lại a) với d = [1 –1]T ĐS DSP _FPGA? ??ĐS BT ôn thi HK? ? ?AY1112- S2? ? ?trang 3/4 CuuDuongThanCong. com https://fb .com/ tailieudientucntt a) Giản đồ rút gọn sau : Thực việc... = [4 0] cực đại HUE b) Với d = [1 0]T S có từ a), ta có: DSP _FPGA? ??ĐS BT ơn thi HK? ? ?AY1112- S2? ? ?trang 4/4 CuuDuongThanCong. com https://fb .com/ tailieudientucntt