Thiết kế lõi vi xử lý tín hiệu số theo định hướng asic tạo tiền đề phát triển ứng dụng xử lý hình ảnh và âm thanh

ĐẠI HỌC QUỐC GIA TP HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA LÊ HỮU KHÔI NGUYÊN THIẾT KẾ LÕI VI XỬ LÝ TÍN HIỆU SỐ THEO ĐỊNH HƯỚNG ASIC TẠO TIỀN ĐỀ PHÁT TRIỂN ỨNG DỤNG XỬ LÝ HÌNH ẢNH VÀ ÂM THANH Chuyên ngành : Khoa Học Máy Tính Mã số: 60.48.01 LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, tháng 06 năm 2014 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA –ĐHQG -HCM Cán hướng dẫn khoa học : PGS TS Đinh Đức Anh Vũ Cán chấm nhận xét : TS Bùi Trọng Tú Cán chấm nhận xét : TS Nguyễn Minh Sơn Luận văn thạc sĩ bảo vệ Trường Đại học Bách Khoa, ĐHQG Tp HCM ngày 14 tháng 07 năm 2014 Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm: PGS TS Đinh Đức Anh Vũ TS Trần Ngọc Thịnh TS Bùi Trọng Tú TS Nguyễn Minh Sơn TS Huỳnh Tường Nguyên Xác nhận Chủ tịch Hội đồng đánh giá LV Trưởng Khoa quản lý chuyên ngành sau luận văn sửa chữa (nếu có) CHỦ TỊCH HỘI ĐỒNG TS Trần Ngọc Thịnh TRƯỞNG KHOA KH&KTMT PGS TS Thoại Nam ĐẠI HỌC QUỐC GIA TP.HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập - Tự - Hạnh phúc NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: LÊ HỮU KHÔI NGUYÊN .MSHV: 12073126 Ngày, tháng, năm sinh: 18 / 02 / 1989 .Nơi sinh: Vĩnh Long Chuyên ngành: Khoa Học Máy Tính Mã số : 60.48.01 I TÊN ĐỀ TÀI: THIẾT KẾ LÕI VI XỬ LÍ TÍN HIỆU SỐ THEO ĐỊNH HƯỚNG ASIC TẠO TIỀN ĐỀ PHÁT TRIỂN ỨNG DỤNG XỬ LÍ HÌNH ẢNH VÀ ÂM THANH II NHIỆM VỤ VÀ NỘI DUNG: Nghiên cứu, thiết kế hiện thực kiến trúc cho lõi vi xử lý tín hiệu số cùng tập lệnh chuyên dùng kèm Kiểm tra khả hoạt động của lõi vi xử lý công cụ mô phỏng bằng một chương trình hợp ngữ đơn giản với phép tính toán số học III NGÀY GIAO NHIỆM VỤ : 19/08/2013 IV NGÀY HOÀN THÀNH NHIỆM VỤ: 23/05/2014 V CÁN BỘ HƯỚNG DẪN: PGS TS Đinh Đức Anh Vũ Tp HCM, ngày 16 tháng 06 năm 2014 CÁN BỘ HƯỚNG DẪN (Họ tên chữ ký) PGS TS ĐINH ĐỨC ANH VŨ TRƯỞNG KHOA KH&KTMT (Họ tên chữ ký) PGS TS THOẠI NAM Lời cảm ơn Để hoàn thành đề tài luận văn chân thành gửi lời cảm ơn đến: – PGS TS Đinh Đức Anh Vũ, cán hướng dẫn khoa học, không ngừng hướng dẫn, bảo hỗ trợ định hướng nghiên cứu đề tài – TS Huỳnh Hữu Thuận, TS Bùi Trọng Tú đưa những lời khuyên quý báu chuyên môn giúp đề tài thực hiện với hàm lượng khoa học cao – Sở Khoa Học Công Nghệ TPHCM tạo điều kiện cho việc đăng ký tham gia báo cáo ở hội nghị khoa học q́c tế tở chức ngồi nước – Anh/em Phòng Thí Nghiệm DESLAB – Khoa Điện Tử Viễn Thông – Đại Học Khoa Học Tự Nhiên TPHCM hỗ trợ giúp đỡ trình thực hiện đề tài Tôi xin chân thành cảm ơn thầy cô Khoa Khoa Học Kỹ Thuật Máy Tính thầy cô trường Đại Học Bách Khoa TP HCM tận tình giảng dạy thời gian học tập nghiên cứu tại trường Xin cảm ơn tới gia đình, bạn bè, những người ủng hộ, chia sẻ những khó khăn cùng tơi suốt trình làm đề tài luận văn Tôi xin chân thành cảm ơn TpHCM, ngày 18 tháng 06 năm 2014 Học viên Lê Hữu Khơi Ngun i Tóm tắt Xử lí tín hiệu sớ đóng vai trò vơ cùng quan trọng nhiều lĩnh vực xử lí âm tiếng nói, xử lí ảnh, xử lí tín hiệu truyền thông, xử lí tín hiệu y học, … Tuy nhiên, thiết kế vi xử lí (VXL) đa dụng khơng tới ưu hóa cho thuật tốn xử lí tín hiệu sớ lọc sớ, phân tích Fourier, vv… Do đó, xử lý tín hiệu số (DSP – Digital Signal Processor) tạo để xử lí tác vụ chuyên biệt xử lí tín hiệu số Đề tài luận văn hướng đến việc thiết kế lõi vi xử lý 32-bit DSP theo kiến trúc VLIW (Very Long Instruction Word) cùng tập lệnh chuyên dụng hỗ trợ phát triển ứng dụng xử lí âm hình ảnh tĩnh Khởi nguồn từ việc khảo sát kiến trúc nhiều dòng DSP thương mại hãng sản xuất thế giới bao gồm Texas Instruments, Analog Devices, vv… đánh giá công trình nghiên cứu nước có liên quan, tác giả đề xuất kiến trúc tổng quan cho lõi vi xử lý DSP 32-bit kiến trúc tập lệnh kèm hướng đến ứng dụng xử lí tín hiệu số Tiếp đến mô hình vi kiến trúc trình bày với những thiết kế chi tiết cho lõi DSP Dựa vào mô hình vi kiến trúc này, lõi DSP hiện thực bằng ngôn ngữ mô tả phần cứng Verilog HDL Lõi DSP kiểm nghiệm công cụ mô phỏng Altera ModelSim để kiểm tra tính đúng đắn lõi vi xử lý Một đoạn chương trình assembly đơn giản thiết kể để thể hiện tính khả thi lõi vi xử lý DSP 32-bit Hướng phát triển tiếp theo đề tài tiến hành tích hợp tăng tốc phần cứng (FFT – Fast Fourier Transform, DCT – Discrete Cosine Transform, DMA – Direct Memory Access, vv…) vào lõi DSP để tạo thành chip DSP hoàn chỉnh hỗ trợ phát triển ứng dụng xử lí tín hiệu số Sau chip DSP kiểm nghiệm hoàn chỉnh FPGA, lõi DSP 32-bit sẽ thay đổi để tổng hợp thành ASIC bằng công cụ thiết kế Synopsys hoặc Cadence Kết ở bước ASIC mang sản xuất hoạt động vi xử lí độc lập ii Abstract Digital Signal Processors have been developed for ages due to the great effectiveness in digital signal processing algorithms such as digital filter-ing and Fourier analysis which cannot be achieved in general-purpose processors This work aims at designing a 32-bit VLIW Digital Signal Processor core with a specialized instruction set for audio and imaging applications First of all, DSP processors' architectures of well-known semiconductors corporations such as Texas Instruments, Analog Devices, etc as well as domestic researching works are deeply investigated and evaluated In the next step, the author proposes not only a top-level architecture for the 32-bit DSP core but also a corresponding instruction set architecture aimed at DSP applications Based on those, the micro-architecture for DSP core is designed with more details at the low-level stage An implementation of the micro-architecture is then carried out by utilizing the Verilog HDL language Finally, a simple assembler is developed to convert the assembly code into HEX code to facilitate the simulation step on Altera ModelSim simulation tool so that the DSP core can be verified to function correctly Also, a small assembly program is shown to prove the functional capability of the 32-bit DSP core In the future work, acceleration hardware such as FFT core, DCT core, DMAs, etc are then integrated into the DSP core to form a complete DSP chip for DSP applications After this chip is verified successfully on FPGA, the 32-bit DSP core will be modified to be synthesized into ASIC by utilizing available IC design tools from Synopsys or Cadence Consequently, the ASIC chip can be the input of semiconductor fabrication plants and then taped out as an independent IC iii Lời cam đoan Tôi xin cam đoan công trình nghiên cứu riêng Các số liệu, kết nêu luận văn trung thực chưa công bố công trình khác Kết mà đạt công sức chính thân cùng với sự hướng dẫn PGS TS Đinh Đức Anh Vũ Tơi sẽ chịu hồn tồn trách nhiệm nghiên cứu mình TpHCM, ngày 18 tháng 06 năm 2014 Học viên Lê Hữu Khôi Nguyên iv Mục lục Lời cảm ơn i Tóm tắt ii Abstract iii Lời cam đoan iv Mục lục v Danh mục hình vii Danh mục bảng ix Giới thiệu Chương TỔNG QUAN CÁC KIẾN TRÚC DSP HIỆN NAY 1.1 Các kiến trúc DSP thương mại nước 1.1.1 Các dòng DSP truyền thống (Conventional DSP Processor) 1.1.2 Các dòng DSP tầm trung (Midrange DSP Processors) 1.1.3 Các dòng DSP truyền thống mở rộng (Enhanced-Conventional DSP Processors) 1.1.4 Các dòng DSP theo kiến trúc Multi-Issue (Multi-Issue Architectures) 1.2 Các nghiên cứu DSP nước Chương TỔNG QUAN KIẾN TRÚC VLIW CHO LÕI DSP 32-BIT 12 2.1 Thiết kế kiến trúc ở cấp cao 12 2.2 Khối chức FALU BALU 14 2.2.1 Bộ dịch (Shifter) 14 2.2.2 Bộ luận lý (Logic unit) 14 2.2.3 Bộ bão hoà (Saturation unit) 15 2.2.4 Bộ cộng tác vụ MAX/MIN 15 2.3 Khối chức MAC 15 2.4 Khối chức LSU 16 Chương TỔNG QUAN KIẾN TRÚC TẬP LỆNH RISC CHO LÕI DSP 32-BIT 17 3.1 Tập ghi (Register Files) việc thực thi có điều kiện (Conditional Execution)17 3.2 Ánh xạ tập lệnh vào đơn vị chức 18 3.2.1 Kiến trúc tập lệnh cho khối chức FALU 18 v 3.2.2 Kiến trúc tập lệnh cho khối chức BALU 23 3.2.3 Kiến trúc tập lệnh cho khối chức MAC 25 3.2.4 Kiến trúc tập lệnh cho khối chức LSU 27 3.2.5 Chế độ đánh địa 32 3.2.6 Thực thi song song 33 Chương THIẾT KẾ VÀ HIỆN THỰC VI KIẾN TRÚC LÕI DSP 32-BIT 34 4.1 Thiết kế tổng quan cho VXL DSP 32-bit 34 4.2 Giới thiệu mô hình vi kiến trúc cho VXL DSP 32-bit 34 4.3 Thiết kế thành phần mô hình vi kiến trúc 36 4.3.1 Khối PG 36 4.3.2 Khối DP 38 4.3.3 Khối DC 42 4.3.4 Khối Execution 46 Chương KIỂM NGHIỆM LÕI VXL DSP 32-BIT 50 5.1 Mô hình kiểm nghiệm lõi DSP 32-bit 50 5.2 Kết dạng sóng thu 51 Kết luận 55 Tài liệu tham khảo 57 Phụ Lục A Các tài liệu hành chính liên quan đến đề tài 61 vi Danh mục hình Hình Sơ đờ khới DSP TMS320C25 Hình Sơ đồ khối DSP TMS320C54x Hình Các đơn vị tính toán đường bus DSP truyền thống mở rộng Hình Sơ đồ khối họ DSP TMS C6x Hình Ảnh chip DSP thiết kế thử nghiệm ở công nghệ 180 nm phóng to 10 lần Ảnh Chip DSP phóng to 40 lần 10 Hình Kiến trúc Super-Harvard 12 Hình Kiến trúc vi xử lý DSP 13 Hình Kiến trúc cấp cao lõi DSP VLIW 32-bit 13 Hình Kiến trúc cấp cao ALU lõi DSP 15 Hình 10 Kiến trúc tổng quan cho khối MAC lõi DSP 16 Hình 11 Mã phép tốn (opcode) cho khới FALU 18 Hình 12 Thiết kế đường dữ liệu cho khối FALU (chu kì đơn) 22 Hình 13 Mã phép toán (opcode) cho khối BALU 23 Hình 14 Thiết kế đường dữ liệu cho khối BALU chu kì đơn 23 Hình 15 Mã phép toán (opcode) cho khối MAC 25 Hình 16 Thiết kế đường dữ liệu cho khối MAC (chu kì đơn) 26 Hình 17 Mã phép toán (opcode) cho lệnh tính tốn sớ học khới LSU 27 Hình 18 Mã phép toán dành cho lệnh nạp/lưu với baseR+offsetR LSU 27 Hình 19 Mã phép toán dành cho lệnh nạp/lưu với 15-bit độ dời không dấu LSU 28 Hình 20 Thiết kế đường dữ liệu cho khối LSU chu kì đơn 28 Hình 21 Thiết kế chi tiết cho khối LSU COMPARE 29 Hình 22 Thiết kế chi tiết cho khối LSU CONTROL 30 Hình 23 Giao tiếp khối LSU với Memory 30 Hình 24 Thanh ghi đánh địa 33 Hình 25 Thiết kế tổng quan cho DSP 32-bit 34 Hình 26 Mô hình vi kiến trúc cho lõi DSP 32-bit 35 Hình 27 Tổng quan giai đoạn nạp lệnh 35 Hình 28 Sơ đồ chức dòng lệnh giai đoạn nạp lệnh 35 vii – Thanh ghi nắm giữ A4, UC NOP đưa vào phục vụ tính tốn việc thực thi có điều kiện – Các tín hiệu Logical, Opcode, Funct đưa vào để xác định chức lệnh – Kết sau thực thi sẽ lưu trở lại tập ghi Với ý tưởng thế, ta thiết kế cho khối chức còn lại BALU, MAC, LSU Hình 39 Thiết kế giai đoạn thực thi khối FALU 47 Hình 40 Thiết kế giai đoạn thực thi khối BALU Hình 41 Thiết kế giai đoạn thực thi khối MAC 48 Hình 42 Thiết kế giai đoạn thực thi khối LSU 49 Chương KIỂM NGHIỆM LÕI VXL DSP 32-BIT KIỂM NGHIỆM LÕI VXL DSP 32-BIT 5.1 Mô hình kiểm nghiệm lõi DSP 32-bit Để chứng minh khả hoạt động lõi VXL DSP 32-bit, đề tài tiến hành xây dựng chương trình hợp ngữ đơn giản mô tả Hình 43 Một assembler đơn giản hiện thực để chuyển đổi câu lệnh sang mã thập lục phân (mã HEX) Mã HEX sẽ đầu vào cho công cụ mô phỏng Altera ModelSim Dựa vào waveform, giá trị ghi thu được, ta đánh giá tính đúng đắn việc thực thi câu lệnh lõi VXL DSP 32-bit Do việc xây dựng assembler không thuộc phạm vi nhiệm vụ luận văn tiết cách hiện thực assembler sẽ không đề cập báo cáo Hình 43 Chương trình hợp ngữ 50 Chức chính chương trình hợp ngữ chuyển từ ảnh gray 8-bit với độ phân giải 32x32 sang ảnh binary với giải thuật trình bày dạng code C Hình 44 Đề tài chọn ảnh đầu vào có kích thước 32x32 để thuận tiện cho việc quan sát nhớ dữ liệu (Data Memory) trình thực thi chương trình Quy ước ghi sử dụng đoạn chương trình hợp ngữ thể hiện Bảng 23 Hình 44 Giải thuật chuyển ảnh gray sang binary dạng code C Bảng 23 Các ghi sử dụng chương trình demo Constant A0 = B1 = x FF Input / Output B2 = size B3 = threshold A3 = image_in A4 = image_out Variable A1 = i A2 = j Temporary A14 A15 B15 5.2 Kết dạng sóng thu Để tiện quan sát, đề tài đưa kết waveform thu ở bốn giai đoạn sau: – Giai đoạn khởi tạo ban đầu (Giai đoạn 1): thiết lập giá trị image_in, image_out, size threshold để truyền cho chương trình chính: o Data Memory mô tả Hình 45 với nửa image_in, nửa image_out o Các ghi: A3 = địa image_in, A4 = 1024 địa image_out, B2 = 32 size, B3 = 127 threshold Hình 46 – Giai đoạn i = j = (Giai đoạn 2): o Clock 1: A0, A1, A2 ghi giá trị o Clock B1 ghi giá trị 255 51 o Clock A1