ĐHQG TPHCM–ĐH Bách Khoa Khoa Đ-ĐT–BM Điện Tử GVPT: Hồ Trung Mỹ Đáp án Đề thi HK – NH:2015-2016 Mơn: Xử lý tín hiệu số với FPGA (MS: 402005) – Nhóm: A01 Ngày thi: 27/12/2015 – Thời gian làm bài: 90 phút (SV KHÔNG sử dụng tài liệu, Laptop, PC Tablet điện thoại di động) Câu 1: (2 đ) Hãy trải (unfold) DFG hình sau với hệ số J = Các công thức ĐS an co ng Vì có phần tử Delay nối với khóa, ta thêm nút giả E: c om với k = (i + w)%J w’ = (i + w)/J du on g th Thực trải DFG theo bảng sau với J = 3: w k = (i + w)%3 w’ = (i + w)/3 5 2 1 1 2 2 2 1 i cu u Thực trải DFG cho nút B, E C với khóa theo thời điểm sau: Ta có: W = W’J W’ = W/J = 6/3 = Từ ta có bảng sau: Đáp án DSP-FPGA_Thi HK_AY1516-S1_trang 1/7 CuuDuongThanCong.com https://fb.com/tailieudientucntt Vị trí khóa Các thời điểm chuyển mạch Bật lên 6l + = 3(2l + 0) + 6l + = 3(2l + 0) + 6l + = 3(2l + 1) + Bật xuống 6l + = 3(2l + 0) + 6l + = 3(2l + 1) + 6l + = 3(2l + 1) + Kết unfolding nút giả: th an co ng c om Kết sau bỏ nút giả: cu u du on g Câu 2: (2 đ) Cho trước hệ thống hình sau (các số kèm cộng/nhân số thứ tự nút) với nhân pipeline tầng có TM = 2u.t., cộng pipeline tầng có TA = 1u.t Hãy gấp (fold) DFG với hệ số gấp N = với tập gấp sau: SA = {A1, –, A2, A3, A4} SM = { –, M1, –, M2, –} a) Thực tái định để tập gấp cho kết có trì hỗn khơng âm cấu trúc gấp b) Gấp DFG tái định thì: lập bảng tính thời gian Tin Tout nút, khơng cần vẽ hình Ghi chú: Phương trình gấp DF: Đáp án DSP-FPGA_Thi HK_AY1516-S1_trang 2/7 CuuDuongThanCong.com https://fb.com/tailieudientucntt với w(e) số phần tử Delay cạnh e, Pu số tầng pipeline nút U, v số thứ tự V tập gấp chứa V, u số thứ tự U tập gấp chứa U Cơng thức tính thời gian vào Tin thời gian Tout tương ứng cho nút U: Tin = u + Pu Tout = u + Pu + maxv{DF(U V)} ĐS Theo thứ tự nút, ta có tập gấp sau: Thứ tự tập gấp: –, 2, SA = {1, SM = {–, 5, –, 3, 6, 4} –} Sau retiming Phương trình gấp DF Phương trình gấp DF DF(1 2) = 5(0) –1 + – = DF(1 3) = (3) –1 + – = 17 DF(1 3) = (0) –1 + – = DF(1 4) = (3) –1 + – = 18 DF(1 4) = (2) –1 + – = 13 DF(2 6) = (0) –1 + – = DF(2 6) = (0) –1 + – = DF(3 5) = (0) –1 + – = –3 (*) DF(3 5) = (1) –1 + – = DF(5 2) = (0) –2 + – = –1 (*) DF(5 2) = (1) –2 + – = DF(6 1) = (0) –2 + – = –5 (*) DF(6 1) = (1) –2 + – = co ng c om DF(1 2) = 5(1) –1 + – = th an DF(6 4) = (1) –2 + – = DF(6 4) = (1) –2 + – = Với bảng ta thấy việc tái định phải xảy với tập cắt qua nhánh: 5, 2, DF < với nhánh DFG sau phải có thêm D để nhánh có DF DFG sau tái định cu u du on g Tái định DFG theo CS Tính thời gian Tin Tout nút để tối thiểu hóa ghi: DF DF(1 2) = (0) –1 + – = DF(1 3) = (0) –1 + – = DF(1 4) = (2) –1 + – = 13 DF(2 6) = (0) –1 + – = DF(3 5) = (1) –1 + – = DF(5 2) = (1) –2 + – = DF(6 1) = (1) –2 + – = DF(6 4) = (1) –2 + – = Nút Tin Tout 1 14 3 ––––– 3 5 Đáp án DSP-FPGA_Thi HK_AY1516-S1_trang 3/7 CuuDuongThanCong.com https://fb.com/tailieudientucntt Câu 3: (2 đ) Thiết kế mạch biến đổi ma trận x với ngõ vào ngõ ra, theo quy tắc sau: Ma trận vào Ma trận a d g b e h c f i c a i e b g f d h a) Lập bảng thời gian sống giản đồ thời gian sống, từ suy số ghi cần cho mạch bao nhiêu? b) Lập bảng cấp phát ghi thuận-nghịch (Không cần vẽ mạch) Tin Tzlout Tdiff Tout a b c –2 d –2 e –3 f g h i 4 –3 5 –1 10 10 –1 11 11 –2 an co th du on g Đời sống ng Mẫu Giản đồ thời gian sống: u Bảng thời gian sống: cu c om ĐS Như số ghi cần sử dụng Đáp án DSP-FPGA_Thi HK_AY1516-S1_trang 4/7 CuuDuongThanCong.com https://fb.com/tailieudientucntt Bảng cấp phát ghi thuận-nghịch Input R1 R3 Output a b a c b a d c b a d a b f b d a g a b d h g d b i h g d i h g g h c e f a b d i g h e 10 R2 h 11 c om Cycle u du on g th an co ng Câu 4: (2 đ) Với giản đồ phụ thuộc (DG) cho trước hình sau (ngõ vào x hướng lên, trọng số w hướng ngang, ngõ y hướng chéo) cu a) Hãy tìm biểu thức y(n) lọc này? b) Hãy tìm cạnh ex, ew ey? c) Cho trước d = [0 1]T, tìm p s (Giả sử d, p s phải thỏa điều kiện: PTd = 0; sTd ≠ sTe ≥ 0) d) Vẽ mảng tâm thu cần thiết kế ĐS a) (0.5 đ) Biểu thức y(n): NX: y(6) = ax(6) + bx(3) + cx(0) Suy ra: y(n) = ax(n) + bx(n–3) + cx(n–6) b) (0.5 đ) Theo DG ta có ex = [0 1]T, ew = [1 0]T, ey = [3 –1]T c) (0.5 đ) Tìm p s d = [0 1]T Điều kiện pTd = [p1 p2] [0 1]T = p2 = Nếu chọn p1 = p = [1 0]T Điều kiện s: sTd [s1 s2] [0 1]T s2 sTe : Đáp án DSP-FPGA_Thi HK_AY1516-S1_trang 5/7 CuuDuongThanCong.com https://fb.com/tailieudientucntt sTe e ex = [0 1]T s2 ew = [1 T s1 0] ey = [3 –1]T 3s1 – s2 Kết hợp bất đẵng thứ trên, ta chọn s1 = s2 3s1 hay s2 Như chọn s2 = s = [1 1]T Kết luận: p = [1 0]T s = [1 1]T d) (0.5 đ) Mảng tâm thu cần thiết kế: Bảng ánh xạ cạnh với pT = [1 0] sT = [1 1] : ex = [0 1]T ew = [1 T 1 T 0] ey = [3 –1] c om pTe sTe e th an co ng Sơ đổ mảng tâm thu: cu u du on g Câu 5: (2 đ) Thiết kế mạch lọc FIR có nhánh [rẽ] (3-tap FIR filter) với hệ số h0 = 11, h1= 14, h2 = a) Với số học phân bố (distributed arithmetic), cho biết cần dùng bảng tra cứu (ROM bảng LUT cùa FPGA) có kích thước nội dung bàng b) Với cải tiến dùng mã CSD vẽ sơ đồ khối cài đặt FIR ĐS a) (1 đ) Trường hợp liệu lớn tổng hệ số h là: 11 + 14 + = 32 25 – < 32 < 26 – Suy bảng tra cứu phải có độ rộng liệu số đường địa (do có tap) Nếu gọi bit địa A2A1A0 nội dung nhớ A2h2 + A1h1 + A0h0 Từ ta có bảng ghi ROM cho FIR có hệ số {11, 14, 7} sau: Địa (Binary) Dữ liệu (Decimal) 000 001 11 010 14 011 25 100 101 18 110 21 111 32 Đáp án DSP-FPGA_Thi HK_AY1516-S1_trang 6/7 CuuDuongThanCong.com https://fb.com/tailieudientucntt b) (1 đ) Đổi giá trị hệ số sang dạng CSD: 7D = 1 = 0 –1 = 23 – x X = X x (23 – ) = X