(NB) Giáo trình kỹ thuật xung - số cung cấp cho người học những kiến thức như: Các khái niệm cơ bản; Mạch dao động đa hài; Mạch hạn chế biên độ và ghim áp; Đại cương; FLIP –FLOP; Mạch đếm và thanh ghi; Mạch logic MSI; Họ vi mạch TTL - CMOS; Bộ nhớ; Kỹ thuật ADC – DAC;... Mời các bạn cùng tham khảo nội dung giáo trình phần 2 dưới đây.
Chương FLIP –FLOP Mục tiêu: Trình bày cấu trúc, nguyên tắc hoạt động Flip - Flop Nêu ứng dụng Flip - Flop kỹ thuật Lắp ráp, sửa chữa, đo kiểm các Flip - Flop yêu cầu kỹ thuật Rèn luyện tính tư duy, tác phong cơng nghiệp 5.1 Flip - Flop R-S: 5.1.1 FF R-S sử dụng cổng NAND Hình 5.1: Sơ đồ mạch bảng trạng thái cổng NAND - Dựa vào bảng trạng thái cổng NAND, ta có: + S =0, R = Q=1 Khi Q=1 hồi tiếp cổng NAND nên cổng NAND có ngõ vào 1, Q = + S =0, R = Q =1 Khi Q =1 hồi tiếp cổng NAND nên cổng NAND có ngõ vào 1, Q= + S = R =0 Q = Q =1 trạng thái cấm + S = R =1, Giả sử trạng thái trước có Q =1, Q = hồi tiếp cổng NAND nên cổng NAND có ngõ vào 0, Q = FF R-S giữ nguyên trạng thái cũ Như gọi FF khơng đồng cần hai ngõ vào S hay R thay đổi ngõ thay đổi theo Về mặt kí hiệu, FF R-S khơng đồng kí hiệu hình 5.2: Hình 5.2 : a> R,S tác động mức – 126 b> R,S tác động mức 5.1.2 Mạch FF R-S sử dụng cổng NOR, hình 5.3 Hình 5.3: FF R-S không đồng sử dụng cổng NOR bảng trạng thái - Dựa vào bảng trạng thái cổng NOR, ta có: + S=0, R= Q = Khi Q=0 hồi tiếp cổng NOR nên cổng NOR có ngõ vào Q = Vậy Q= Q = + S=0, R= Q = Khi Q = hồi tiếp cổng NOR nên cổng NOR có ngõ vào Q= Vậy Q= 1và Q = + Giả sử trạng thái trước có S =0, R = Q =0, Q = Nếu tín hiệu ngõ vào thay đổi thành : S = 0, R = ( R chuyển từ 1→ ) ta có: S =0 Q = Q = R = Q = 1 Q = FF R-S giữ nguyên trạng thái trước + Giả sử trạng thái trước có S = 1, R = Q = 1, Q = Nếu tín hiệu ngõ vào thay đổi thành : R = 0, S = ( S chuyển từ → ) ta có: R =0 Q Q = Q = S= Q = 1 Q = FF R-S giữ nguyên trạng thái trước 5.2 FF R-S tác động theo xung lệnh Xét sơ đồ FF R-S đồng với sơ đồ mạch, ký hiệu bảng trạng thái hoạt động hình 2.4a,b Trong : Ck tín hiệu điều khiển đồng hay tín hiệu xung Clock ( tín hiệu xung đồng hồ) 127 Hình 5.4a: Sơ đồ logic FF R-S tác động theo xung lệnh Hình 5.4b : Ký hiệu bảng trạng thái FF R-S tác động theo xung lệnh - CK = 0: cổng NAND khóa khơng cho liệu đưa vào, cổng NAND có ngõ vào CK = S = R =1 Q = Q : FF RS giữ nguyên trạng thái cũ - CK =1: cổng NAND mở Ngõ Q thay đổi tùy thuộc vào trạng thái S R + S= 0, R = S = 1, R =1 Q = Q + S= 0, R = S = 1, R =0 Q = + S= 1, R = S = 0, R =1 Q = + S= 1, R = S = 0, R =0 Q = X Trong trường họp tín hiệu đồng Ck tác động mức 1, tín hiệu Ck tác động mức ta mắc thêm cổng đảo hình 5.5 Hình 5.5: Sơ đồ logic ký hiệu FF R-S mức 128 5.3 Flip - Flop J-K - Mục tiêu: Nêu vai trò FF J-K có thay đổi tín hiệu vào xung clock Cấu trúc mạch logic hình 5.6 a,b Hình 5.6 : Ký hiệu FF J-K Hình 5.7: Cấu trúc mạch logic FF J –K Bảng trạng thái FF J-K Ck J K QK 0 Q ( nhớ) ( xóa) 1( lập) Q (thay đổi trạng thái theo xung 1 nhịp) Trong đó: 129 - J, K ngõ vào liệu - Q, Q ngõ - Ck tín hiệu xung đồng - QK trạng thái ngõ Giải thích hoạt động FF J-K theo bảng trạng thái hình 2.8: Khi chưa có CK tức CK = bất chấp ngõ vào J, K trạng thái ngõ sau tầng thứ ta có Qk = Q tức trạng thái trước mạch Ta xét trường hợp có xung CK Trường hợp J = 0, K = tương tự ta có Q k = Q hình 2.9 Hình 5.8 Trường hợp J = 1, K = + Giả sử Q = có xung mạch biến đổi trạng thái hình 5.9 Hình 5.9 + Giả sử Q = trạng thái mạch hình 5.10 130 Hình 5.10 Khi có xung mạch khơng đổi trạng thái tức Q k = Q = Ta thấy J = 1, K = có xung đồng hồ ( xung clock) tác động trạng thái ngõ bắt buộc Qk = Trường hợp J = 0, K = lý luận tương tự ta Qk = Trường hợp J = 1, K = + Giả sử Q = có xung mạch đổi trạng thái hình 5.11 Hình 5.11 + Giả sử Q = có xung tương tự mạch đổi trạng thái hình 5.12 Hình 5.12 Ta thấy trường hợp mạch ln thay đổi trạng thái so với trước có xung tác động Qk = Q Giải thích hoạt động Flip – Flop J-K theo dạng sóng tín hiệu hình 2.14 131 - Giả sử ban đầu J = K = 0, Q = Q0 = Tại cạnh lên thứ xung CK xuất hiện, J = 0, K = FF bị xóa trạng thái Q = Tại cạnh lên thứ hai xung CK xuất hiện, J = 1, K = FF bị lật trạng thái so với trạng thái trước Q = Tại cạnh lên thứ ba xung CK xuất hiện, J = 0, K = FF giữ nguyên trạng thái trước Q =1 Tại cạnh lên thứ tư xung CK xuất hiện, J = 0, K = điều kiện thiết lập Q = 1, nhiên trước Q = nên trạng thái giữ nguyên Tại cạnh lên xung CK xuất hiện, J = 1, K = FF bị lật trạng thái trước làm cho Q = Hình : 5.13 5.4 Flip - Flop T - Mục tiêu: Nêu vai trò FF T có thay đổi trạng thái vào xung clock Mạch FF – T xây dựng từ FF – JK cách nối chung J K lại với bảng trạng thái hình 5.14 Hình 5.14: Mạch FF –T bảng trạng thái Dạng sóng ngõ Q theo ngõ vào T có xung CK tác động hình 132 Hình 5.15 Giải thích hoạt động FF – T theo tác động xung CK: Giả sử trạng thái ban đầu T = 0, Q = Tại cạnh lên xung CK lần thứ xuất T = Q = Tại cạnh lên xung CK lần thứ hai xuất T = ngõ Q FF bị lật trạng thái trước tức Q = Tại cạnh lên xung CK lần thứ ba xuất T = ngõ FF giữ nguyên trạng thái trước tức Q = 1.Tương tự cạnh lên xung CK ngõ Q thay đổi theo ngõ vào T bảng trạng thái hình 5.15 5.4 Flip - Flop D Flip – Flop D xây dựng FF – RS FF – JK cách thêm vào cổng đảo kết nối hình 2.17 : Hình 5.16 Bảng trạng thái hình 5.17: Hình 5.17: Bảng trạng thái Flip - Flop D Dạng sóng ngõ Q theo ngõ vào D có xung CK tác động hình 5.18 : 133 Hình 5.18 Giả sử trạng thái ban đầu D = 0, Q = - Tại cạnh lên xung CK lần thứ xuất D = Q = - Tại cạnh lên xung CK lần thứ hai xuất D = Q = - Tại cạnh lên xung CK lần thứ ba xuất D = Q = - Tương tự cạnh lên xung CK ngõ Q thay đổi theo ngõ vào D 5.5 Flip - Flop M-S ( Master – Slaver): Đối với phương pháp xung Ck tồn mức logic liệu nhập vào FF, Ck tồn mức logic liệu chứa FF xuất Cấu tạo gồm hai FF: FF thực chức chủ (Master) FF thực chức nang tớ (Slaver) Hoạt động dựa theo chức – phụ hình 2.20 + Ck = : FF2 mở, liệu nhập vào FF qua cổng đảo Ck =0 ( FF1 khóa nên giữ nguyên trạng thai cũ trức đó) + Ck = : FF2 khóa, nên giữ nguyên trạng thai cũ trức qua cổng đảo C k =1 ( FF1 mở, liệu xuất ngoài) Chú ý: tín hiệu Ck tạo từ mạch dao động đa hài không trạng thái bền Hình 5.19 134 5.6 Flip - Flop với ngõ vào Preset Clear Tính chất FF có trạng thái ngã mở máy Trong nhiều trường hợp, đặt trước ngã Q=1 Q = 0, Vì để xác lập trạng thái ban đầu FF người ta thêm vào FF với ngõ vào Preset (đặt trước Q=1) ngõ vào Clear ( xóa Q = 0), mạch có dạng ( hình 5.20) hình 5.21a,b ký hiệu FF RS có ngã vào Preset Clear tác động mức cao mức thấp Hình 5.20 Ký hiệu FF với ngõ vào Preset Clear hình a b Hình 5.21: a PRE CLR tác động mức cao b CLR tác động mức thấp Bảng trạng thái hình 5.22 PRE CLR Q Q 0 Tác động theo ngõ vào Tác động theo ngõ 1 1 1 Trạng thái cấm Trạng thái cấm Hình 5.22 135 - Tỉ số phụ thuộc cơng suất Giả sử điện áp tương tự đầu vào không đổi, nguồn cung cấp cho ADC biến thiên mà ảnh hưởng đến tín hiệu số đầu lớn tỉ số phụ thuộc nguồn lớn - Cơng suất tiêu hao 10.2.2 Vấn đề lấy mẫu giữ a Định lý lấy mẫu Đối với tín hiệu tương tự VI tín hiệu lấy mẫu VS sau q trình lấy mẫu khơi phục trở lại VI cách trung thực điều kiện sau thỏa mản: f s f max (7.9) Trong đó: - fS : tần số lấy mẫu - fmax : giới hạn giải tần số tương tự Hình 10.9: Biểu diển cách lấy mẫu tín hiệu tương tự đầu vào Nếu biểu thức (7.8) thỏa mản ta dùng tụ lọc thơng thấp để khơi phục V I từ VS Vì lần chuyển đổi điện áp lấy mẫu thành tín hiệu số tương ứng cần có thời gian định nên phải nhớ mẫu khoảng thời gian cần thiết sau lần lấy mẫu Điện áp tương tự đầu vào thực chuyển đổi A/D thực tế giá trị VI đại diện, giá trị kết lần lấy mẫu Hình 10.9: Lấy mẫu tín hiệu tương tự đầu vào 229 b Lượng tử hóa mã hóa Tín hiệu số khơng rời rạc thời gian mà cịn khơng liên tục biến đổi giá trị Một giá trị tín hiệu số phải biểu thị bội số nguyên lần giá trị đơn vị đó, giá trị nhỏ chọn Nghĩa dùng tín hiệu số biểu thị điện áp lấy mẫu phải bắt điện áp lấy mẫu hóa thành bội số nguyên lần giá trị đơn vị Quá trình gọi lượng tử hóa Đơn vị chọn theo qui định gọi đơn vị lượng tử, kí hiệu D Như giá trị bit LSB tín hiệu số D Việc dùng mã nhị phân biểu thị giá trị tín hiệu số mã hóa Mã nhị phân có sau q trình tín hiệu đầu chuyên đổi A/D c Mạch lấy mẫu nhớ mẫu Khi nối trực tiếp điện tương tự với đầu vào ADC, tiến trình biến đổi bị tác động ngược điện tương tự thay đổi tiến trình biến đổi Ta cải thiện tính ổn định tiến trình chuyển đổi cách sử dụng mạch lấy mẫu nhớ mẫu để ghi nhớ điện tương tự không đổi chu kỳ chuyển đổi diễn Hình 10.10 sơ đồ mạch lấy mẫu nhớ mẫu Hình 10.10: Mạnh lấy mẫu nhớ mẫu Khi đầu vào điều khiển = lúc chuyển mạch đóng mạch chế độ lấy mẫu Khi đầu vào điều khiển = lúc chuyển mạch hở mạch chế độ giữ mẫu Chuyển mạch đóng thời gian đủ dài để tụ Ch nạp đến giá trị dịng điện tín hiệu tương tự Ví dụ chuyển mạch đóng thời điểm t0 đầu A1 nạp nhanh tụ Ch lên đến điện tương tự V0 chuyển mạch mở tụ Ch trì điện để đầu A2 cung cấp mức điện cho ADC 230 Bộ khuếch đại đệm A2 đặt trở kháng cao đầu vào nhằm không xả điện tụ cách đáng kể thời gian chuyển đổi ADC ADC chủ yếu nhận đựơc điện DC vào, tức V0 Trong thực tế người ta sử dụng vi mạch LF198 (hình 10.11) mạch S/H tích hợp có thời gian thu nhận liệu tiêu biểu 4ms ứng với Ch = 1000pF, 20ms ứng với Ch = 0.01mF Tín hiệu máy tính sau mở chuyển mạch phép Ch trì giá trị cung cấp mức điện tương tự tương đối ổn định đầu A2 Hình 10.11: Sơ đồ chân LF198 10.2.3 Mạch ADC dùng điện áp tham chiếu nấc thang a Sơ đồ khối Phiên đơn giản lớp ADC hình 10.12 sử dụng đếm nhị phân làm ghi cho phép xung nhịp đẩy đếm tăng bước, VAX > VA Đây gọi ADC sóng dạng bậc thang, dạng sóng V AX có bậc lên Người ta gọi ADC loại đếm Hình 10.12: Là sơ đồ biểu diễn ADC dạng sóng bậc thang Hình 10.12: DAC dạng sóng bậc thang 231 Các thành phần DAC dạng sóng bậc thang hình 10.12 gồm: đếm, DAC, so sánh tương tự, cổng NAND ngõ vào điều khiển Đầu so sánh dùng làm tín hiệu (End Of Conversion – kết thúc chuyển đổi) b Hoạt động ADC dạng sóng bậc thang Giả sử VA, tức mức điện cần chuyển đổi dương tiến trình hoạt động diển sau: Xung Khởi Động đưa vào để Reset đếm Mức cao xung Khởi Động cấm không cho xung nhịp qua cổng AND vào đếm Nếu đầu DAC toàn bit đầu DAC V AX = 0V Vì VA>VAX nên đầu so sánh lên mức cao Khi xung Khởi Động thấp cổng AND cho phép xung nhịp qua cổng vào đếm Khi giá trị đếm tăng lên đầu DAC VAX tăng lần bậc, minh họa hình 7.11 Tiến trình tiếp tục VAX lên đến bậc vượt VA khoảng VT Tại thời điểm ngõ so sánh thấp cấm không cho xung nhịp vào đếm nên đếm ngừng đếm Tiến trình chuyển đổi hồn tất tín hiệu chuyển từ trạng thái cao xuống thấp nội dung đếm biểu thị dạng số điện áp tương tự vào VA Bộ đếm trì giá trị số xung Khởi Động vào bắt đầu tiến trình chuyển đổi 10.2.4 Mạch ADC gần lấy liên tiếp Bộ chuyển đổi gần lấy liên tiếp ( Successive Approximation Convetr SAC) loại ADC thơng dụng SAC có sơ đồ phức tạp nhiều so với ADC dạng sóng bậc thang Ngồi SAC cịn có giá trị t C cố định, khơng phụ thuộc vào giá trị đầu vào tương tự Hình 10.13 cấu hình SAC, tương tự cấu hình ADC dạng sóng bậc thang Tuy nhiên SAC không sử dụng đếm cung cấp đầu vào cho DAC mà thay vào ghi Logic điều khiển sửa đổi nội dung lưu ghi theo bit dử liệu ghi biến thành giá trị số tương đương với đầu vào tương tự VA phạm vi độ phân giải chuyển đổi 232 Hình 10.13: Sơ đồ khối ADC liên tiếp xấp xỉ 10.2.5 Mạch ADC chuyển đổi song song Xét biến đổi bit thực theo phương pháp song song hình 7.13 Với bít biểu diễn 23=8 số khác nhau, kể số (khơng) Do cần có so sánh, điện áp chuẩn nấc tạo phân áp Nếu điện áp vào không vượt khỏi giới hạn dải từ 5/2 ULSB đến 7/2 ULSB sánh từ thứ đến thứ xác lập trạng thái “1”, so sánh từ thứ đến thứ xác lập trạng thái “0” Các mạch logic cần thiết để diễn đạt trạng thái thành số Theo bảng 10.14 cho quan hệ trạng thái so sánh với số nhị phân tương ứng Nếu điện áp vào bị thay đổi nhận kết sai mã hố ưu tiên khơng thể đấu trực tiếp đến lối so sánh Ta xét đến chẳng hạn việc chuyển từ số sang số (do đó, mã nhị phân từ 011 đến 100) Nếu bit già thời gian trễ giảm mà thay đổi trạng thái sớm bít khác xuất số 111, tức số Trị số sai tương ứng với nửa dải đo Bởi kết biến đổi A/D, biết, ghi vào nhớ, tồn xác xuất định để nhận trị số hồn tồn sai Có thể giải vấn đề cách, chẳng hạn, dùng nhớ - trích mẫu để ngăn biến động điện áp vào thời gian đo Tuy nhiên, phương pháp hạn chế tần số cho phép điện áp vào, cần phải có thời gian xác lập cho mạch nhớ - trích mẫu Ngồi khơng thể loại bỏ hoàn toàn xác xuất thay đổi trạng thái so sánh, mạch nhớ - trích mẫu hoạt động nhanh có độ trơi đáng kể 233 Hình 10.14: Bộ biến đổi A/D làm việc theo phương pháp song song Nhược điểm khắc phục cách sau so sánh, ta dùng trigơ với tư cách nhớ đệm lật theo sườn để nhớ trị analog Trigơ này, tác dụng tín hiệu nhịp khởi động cho trigơ tiếp sau Ở trường hợp bảo đảm giữ nguyên trạng thái dừng lối mã hoá ưu tiên tác động sườn xung để khởi động trigơ Như thấy rõ bảng 1, so sánh xác lập trạng thái “1” theo trình tự từ lên Trình tự khơng đảm bảo sườn xung dựng đứng Bởi có khác thời gian trễ so sánh nên chuyển sang trình khác Trong tình xác định, trạng thái độ ghi vào trigơ sườn xung khởi động trigơ sườn tín hiệu trùng Tuy nhiên, mã hoá ưu tiên cho phép tránh điều nhờ tính chất là: khơng ý đến bít trẻ “1” 234 Hình 10.15: Sự biến đổi trạng thái biến đổi A/D song song tuỳ thuộc vào điện áp lối vào Điện vào áp Trạng thái so sánh Số nhị phân Số thập phân tương ứng Ue/ULSB K7 K6 K5 K4 K3 K2 K1 Z2 Z1 Z0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 Hình 10.15 Thời gian lấy mẫu cần phải nhỏ thời gian trễ so sánh, cịn điểm bắt đầu xác định sườn xung khởi động Sự khác thời gian trễ gây độ bất định thời gian(khe) mẫu Để giảm nhỏ trị số đến mức tính tốn mục trước, tốt sử dụng so sánh có khả giảm nhỏ thời gian trễ Nhờ tầng làm việc song song nên phương pháp biến đổi A/D vừa mô tả nhanh 10.3 Giới thiệu IC 10.3.1 IC AD7524 IC AD7524 ( IC CMOS) IC chuyên dụng dùng để chuyển đổi từ số sang tương tự AD7524 chuyển đổi D/A bit, dùng mạng R/2R ladder Có sơ đồ bên hình 10.16 AD7524 có đầu vào bit, bị chốt điều khiển đầu vào CHỌN CHIP ( ) đầu vào ghi ( ) hai đầu vào điều khiển mức thấp, đầu vào liệu D7 ÷ D0 sinh dòng tương tự OUT OUT2 (thường OUT2 nối đất) 235 Hình 10.16: Sơ đồ bên IC AD7524 Nếu hai đầu vào điều khiển lên cao lúc liệu vào bị chốt lại đầu tương tự trì mức ứng với liệu số bị chốt Những thay đổi đầu vào không tác động đến ngõ tương tự OUT trạng thái chốt Các thông số IC liệt kê bảng hình 10.17 Bảng 10.17 Các thơng số IC DA7524 VDD = 5V VDD = 15V MIN NOM MAX MIN NOM Điện áp nguồn cấp, VDD 4,75 5,25 14,5 15 Điện áp tham chiếu, Vref +10 MAX Đơn vị 15,5 V +10 V Điện áp đầu vào mức cao, 2,4 VIH 13,5 V Điện áp đầu vào mức thấp, 0,8 VIL 1,5 V đặc, 40 40 ns ns thời tSU(CS) gian cài thời gian giữ, th(CS) 236 Cài đặc thời gian liệu đầu 25 vào, tSU(CS) 25 ns Giữ thời gian liệu đầu 10 vào, tSU(CS) 10 ns low, 40 40 ns Chu kỳ xung, tw(WR) Nhiệt độ môi trường hoạt -55 động, TA 125 -55 125 0C Quan hệ ngõ vào ngõ tương ứng trình bày bảng hình 10.17 Bảng 10.18a: Quan hệ ngõ vào ngõ Đầu vào số (Digital input) Đầu tương tự (Xem ý 1) (Analog output) MSB LSB 11111111 -Vref (255/256) 10000001 -Vref (129/256) 10000000 -Vref (128/256) = -Vref /2 01111111 -Vref (1/256) 00000000 Chú ý 1: LSB = 1/256 (Vref ) Bảng 10.18b: Quan hệ ngõ vào ngõ Đầu vào số (Digital input) Đầu tương tự (Xem ý 2) (Analog output) MSB LSB 11111111 Vref (127/128) 10000001 Vref (128) 10000000 01111111 -Vref (128) 00000001 -Vref (127/128) 00000000 -Vref Chú ý 2: LSB = 1/128 (Vref ) 237 Ứng dụng IC AD7524 thường dùng giao tiếp với vi xử lý vi điều khiển để chuyển đổi tín hiệu số sang tương tự nhằm điều khiển đối tượng cần điều khiển Sau số ứng dụng IC AD7524 giao tiếp với IC khác hình 10.19 Hình 10.19: Giao tiếp AD7524 với 6800 Hình 10.20: Giao tiếp AD7524 với 8051 238 Hình 10.21: Giao tiếp AD7524 với Z-80A 10.3.2 IC DAC0830 DAC 0830 IC thuộc họ CMOS Là chuyển đổi D/A bit dùng mạng R/2R ladder Có thể giao tiếp trực tiếp với vi xử lý để mở rộng hoạt động chuyển đổi D/A Sơ đồ chân cấu trúc bên DAC0830 hình 10.22 Hoạt động chân ( )( CHIP SELECT) chân chọn hoạt động mức thấp Được kết hợp với chân ITL để viết liệu ITL (INPUT LACTH ENABLE) chân cho phép chốt ngõ vào, hoạt động mức cao ITL kết hợp với ( ) phép viết (WRITE) hoạt động mức thấp Được sử dụng để nạp bit liệu ngõ vào chốt Dữ liệu chốt mức cao Để chốt liệu vào ( ) phải mức thấp ITL phải mức cao (WRITE) tác động mức thấp Chân kết hợp với chân cho phép liệu chốt ngõ vào mạch chốt truyền tới nghi DAC IC phép (TRANSFER CONTROL SIGNAL) tác động mức thấp Cho viết DI0 – DI7 ngõ vào số DI0 LSB cịn DI7 MSB 239 ngõ dịng DAC1 Có trị số cực đại tất bit vào 1, tất bit vào I01 I02 ngõ dòng DAC2 Nếu I01 tăng từ cực đại I02 giảm từ cực đại để cho I01 + I02 = số Rfb điện trở hồi tiếp nằm IC Luôn sử dụng để hồi tiếp cho Op Amp mắc Vref ngõ vào điện áp tham chiếu từ -10 đến +10V VCC điện áp nguồn cấp cho IC hoạt động từ đến 15V GND (mass) chung cho I01 I02 Hình 10.22: Cấu trúc bên ICDAC0804 240 Sau số ứng dụng DAC0830 chuyển đổi từ số sang tương tự + Điều khiển volume số hình 10.23 Hình 10.23: Ứng dụng DAC0830 để điều khiển Volume + Điều khiển máy phát sóng số hình 10.24 Hình 10.24: Ứng dụng DAC 0830 để điều khiển máy phát sóng 241 + Bộ Điều khiển dịng số hình 10.25 Hình 10.26: Bộ điều khiển dịng só Cơng thức tính dịng ra: + DAC8030 điều khiển dòng thay đổi theo liệu số vào Dòng thay đổi từ 4mA (khi D = 0) đến 19.9mA (khi D = 255) + Mạch điện sử dụng cho mức điện áp vào khác từ 16V đến 55V + P2 thay đổi giá trị dòng 242 TÀI LIỆU THAM KHẢO [1] Mạch điện tử (tập – 2), Nguyễn Tấn Phước, NXB TP HCM, 2005 [2] Kỹ thuật xung nâng cao, Nguyễn Tấn Phước, NXB TP HCM, 2002 [3] Kỹ thuật số, Nguyễn Thuý Vân, NXB KHKT, 2004 [4] Kỹ thuật điện tử số, Đặng Văn Chuyết, NXB Giáo dục [5] Cơ sở kỹ thuật điện tử số, Vũ Đức Thọ, NXB Giáo dục [6] Electrical-electronic - Heungryong Khoa học xuất bản, Jae Keun Lee, 2010 04 243 ... Hình 5 .23 136 Dùng bìa K, ta có: Z1 Q1.Q2 Q1.Q2 Q1 Q2 D1 Q 1 X Q1 Q1.Q2 Z Q2 D2 Q2 X Q J1 Q2 K1 X K2 X Q1 J X Q * Thiết kế FF- JK cổng (hình 5 .24 ) Hình 5 .24 Bài... sử liệu vào D3D2D1D0 = B3B2B1B0 Khi có cạnh xuống xung Ck xuất với D3 = B3 Q3 = B3, D2 = B2 Q2 = B2, D1 = B1 Q1 = B1, D0 = B0 Q0 = B0 Thì ngõ Q3Q2Q1Q0 = B3B2B1B0 hình 6 .23 Hình 6 .23 : Thanh ghi... đổi trạng thái theo xung 1 nhịp) Trong đó: 129 - J, K ngõ vào liệu - Q, Q ngõ - Ck tín hiệu xung đồng - QK trạng thái ngõ Giải thích hoạt động FF J-K theo bảng trạng thái hình 2. 8: Khi chưa có CK