Hình 7.3. Sơ đồ khối chip RAM
Sơ đồ chân của chip Ram được mô tả một cách đơn giản như hình 7.3. Như trên hình, chip ram có m chân tín hiệu địa chỉ được đánh ký hiệu từ A0...Am-1, các tín hiệu điều khiển chọn chip (Chip Seclect), tín hiệu điều khiển ( = 0 để ghi dữ liệu lên chip) hoặc WR(WR = 1 để đọc dữ liệu từ chip về CPU).
Trong quá trình đọc dữ liệu từ chip, sau khoảng thời gian tAA là khoảng thời gian trễ từ khi tín hiệu địa chỉ được giải mã và có tác dụng, tín hiệu dữ liệu w- bit mới tương tác được với các đường dây dữ liệu D0...Dw-1. Trong quá trình ghi dữ liệu lên chip, đường dữ liệu cần được giữ nguyên giá trị trong suốt khoảng thời gian tAA. Các đường dây dữ liệu đều là các các tín hiệu 2 chiều.
Tín hiệu địa chỉ A0...Am-1 của bộ nhớ RAM thể hiện trên hình 7.3 sẽ chứa các tín hiệu địa chỉ được giải mã từ tín hiệu m-bit thành 2m ô nhớ trong chip. Mỗi ô nhớ đó sẽ chứa w-bit. Do đó chip nhớ có dung lượng là 2m x w bit
Vấn đề giải mã hệ thống RAM
Trong mục 7.2, ta đã xem xét cấu trúc của một cell RAM. Vấn đề đặt ra là làm thế nào để có thể xây dựng hệ thống có dung lượng lớn hơn 1 cell ram. Ta hãy xem cấu trúc của một hệ thống có dung lượng 4 x 4 bit word. Hệ thống này có một bộ giải mã 2-to-4 decoder có nhiệm vụ giải mã 2 tín hiệu địa chỉ A0 và A1
thành 4 địa chỉ ô nhớ. Mỗi tín hiệu địa chỉ ô nhớ này được nối với một khối có 4 cell tương ứng với 4 bit thông qua các tín hiêu . Các chân tín hiệu đầu ra của các khối này Q0...Q3 được nối với nhau và nối với đường dây data bus. Khi có một giá trị địa chỉ A1A0 đưa vào hệ thống, bộ giải mã sẽ kích hoạt một đường địa chỉ 00, 01, 10 hoặc 11. Một trong các đường dây này sẽ kích hoạt 1 khối bộ nhớ từ Word0...Word3 tương ứng. Các cell nhớ trong khối nhớ đó sẽ kết nối với data bus để thực hiện quá trình đọc hoặc ghi theo nhu cầu hoạt động của hệ
Hình 7.4. Hệ thống RAM 4 x 4 bit word
thống. Phương pháp giải mã như trên có tên gọi là giải mã tuyến tính hay là giải mã 1 bước. Ưu điểm của giải mã tuyến tính là thời gian truy cập bộ nhớ tương đối nhanh. Nhược điểm của cách giải mã này là tỏ ra không kinh tế với trường hợp số tín hiệu địa chỉ tăng cao. Ví dụ như chip bộ nhớ dung lượng 64M có 26 đường địa chỉ. Điều này có nghĩa là ta phải xây dựng hệ thống giải mã 26-to-226 mà trong thực tế, chi phí để xây dựng bộ giải mã này sẽ chiếm phần lớn giá thành của bộ nhớ. Để giải quyết vấn đề này, ta xây dựng bộ nhớ theo phương pháp giải mã 2 bước như trên hình 7.5
Hệ thống giải mã 2 bước được sử dụng phổ biến trong hầu hết các Ics nhớ. Hệ thống bao gồm các bộ giải mã theo hàng và theo cột hoạt động độc lập với nhau. Như trên hình 7.5. hệ thống RAM của ta có 6 đường địa chỉ được chia
Hình 7.5. Hệ thống RAM giải mã 2 bước
thành các tín hiệu hàng và cột. Bộ giải mã cột còn có chức năng làm bộ giải mã, lựa chọn tín hiệu địa chỉ hoặc dữ liệu. Một hệ thống tín hiệu 2 chiều được sử dụng để làm cổng input và output. Trong quá trình đọc, bộ giải mã hàng sẽ thực hiện chức năng của mình và kích hoạt toàn bộ một hàng của ma trận nhớ. Tiếp đó, tín hiệu giải mã cột sẽ lựa chọn cho một đầu ra duy nhất. Trong quá trình ghi dữ liệu, bit được ghi được phân phối bởi bộ giải mã DEMUX lên cột mục tiêu, đồng thời bộ giải mã hàng sẽ lựa chọn hàng thích hợp để viết
Một cải tiến của nguyên lý trên là hệ thống giải mã 2 bước kết hợp refresh dành cho DRAM được trình bày trong hình 7.6.
Hình 7.6. Bộ giải mã bộ nhớ 2 bước kết hợp refresh cho DRAM
Hoạt động của hệ thống như sau: Trong quá trình truy cập ô nhớ, đầu tên tín hiệu giải mã hàng sẽ được kích hoạt tín hiệu của một hàng trong ma trận các ô nhớ, tiếp theo đó là kích hoạt tín hiệu giải mã cột . Trước khi xâm nhập ô nhớ, bộ tiền nạp sẽ cung cấp tín hiệu điện áp
2 vào tất cả các đường dây bit trên cùng một hàng. Khi có tín hiệu đọc ô nhớ, các đường dây bit này sẽ được kết nối với tụ điện trong ô nhớ. Tùy vào giá trị điện áp trong ô nhớ lúc đó là 0 (hay 1) mà điện áp trên tụ sẽ được kéo lên (hoặc kéo xuống) làm điện áp trên đường dây bit bị giảm (hay tăng) một lượng rất nhỏ. Bộ khuếch đại độ nhạy sẽ nhận biết sự thay đổi này và khuếch đại giá trị nạp lại cho tụ điện về mức logic 0 (hoặc 1) ở các điện áp chuẩn của nó tức là 0V (hoặc 5V ). Việc này làm cho các giá trị logic trên cùng 1 hàng được làm mới – refresh một lần.
Mặc dù DRAM tỏ ra rất kinh tế, nhưng SRAM lại cung cấp một tốc độ hoạt động nhanh. Quá trình refresh, quá trình phát hiện lỗi và hoạt động với mức độ tiêu hao năng lượng thấp đã làm cho tốc độ truy cập của DRAM chêch lệch khoảng 1
4 so với tốc độ SRAM. Tốc độ truy xuất của cả SRAM và DRAM đều ngày càng được cải thiện. Một số phương pháp truy cập nhanh hay được sử dụng đó là phân trang, chế độ đan xen,...
Thiết kế hệ thống dung lượng lớn từ các chip dung lượng nhỏ
Chúng ta bây giờ có thể thiết kế một modul RAM có dung lượng lớn từ các modul dung lượng nhỏ. Ta có thể tăng dung lượng RAM theo cả 2 chiều, tức là tăng chiều dài từ nhớ và tăng số lượng từ nhớ. Ví dụ, ta có thể sử dụng 8 modul nhớ dung lượng 16M x 1bit để tạo thành một modul dung lượng 16M x 8-bit;
hoặc là ta có thể sử dụng 2 modul dung lượng 32M x 8-bit để tạo thành một modul dung lượng 64M x 8-bit
Hình 7.7. cho ta nguyên tắc ghép nối bộ nhớ để tăng từ nhớ. Trên hình ta thấy từ 2 modul nhớ kích thước 4 x 4 bit, ta ghép nối để có được một hệ thống dung lượng 4 x 8 bit. Cách ghép nối này không làm thay đổi số lượng ô nhớ mà chỉ làm thay đổi kích thước của 1 địa chỉ nhớ. Nguyên tắc chung là:
• Hệ thống chung các tín hiệu điều khiển, chung các tín hiệu địa chỉ
• Các đường dây dữ liệu D và Q được đánh số lại tương ứng với modul mà ta sử dụng làm từ cao hoặc từ thấp
Hình 7.7. Ghép nối bộ nhớ tăng từ nhớ
Hình 7.8. Ghép nối bộ nhớ tăng số lượng từ nhớ
Tương tự như vậy, hình 7.8. cho ta nguyên tắc ghép nối bộ nhớ tăng số lượng từ nhớ. Các ghép nối này không làm thay đổi kích thước của 1 từ nhớ mà chỉ làm thay đổi số lượng địa chỉ mà modul truy xuất tới. Từ 2 modul nhớ 4 x 4 bit, ta có được modul 8 x 4 bit. Việc tăng số lượng từ nhớ từ 4 lên 8 làm cho số lượng
tín hiệu địa chỉ tăng từ 2 lên 3, tức là ta sẽ có 3 tín hiệu địa chỉ A2, A1 và A0. Trong đó, 2 tín hiệu A0 và A1 được đưa trực tiếp vào 2 modul 4 x 4 bit. Tín hiệu A2 sẽ được đưa vào một bộ giải mã để kích hoạt tín hiệu của 1 trong 2 modul 4 x 4 bit. Từ đó ta có thể có được nguyên tắc để ghép nối RAM trong trường hợp này là:
• Kết nối chung các đường dây dữ liệu D và Q của tất cả các modul nhớ
• Với mỗi modul nhớ, tín hiệu địa chỉ thấp được đưa tương ứng vào các đường dây địa chỉ của modul
• Các tín hiệu địa chỉ cao được đưa vào bộ giải mã tương ứng với số lương modul RAM. Đầu ra của bộ giải mã được đưa vào tín hiệu của mỗi modul RAM tương ứng