Tham số Trích dẫn số [10] Kết quả chế tạo
Tần số 3,4 – 4,2GHz 3,4 – 4,2GHz Hệ số tạp âm 1,0 dB 0,9 dB S 21 10,0 dB 21,4 dB S 12 - 20 dB - 40 dB S 11 - 10 dB - 16,47 dB S 22 - 10 dB - 24,55 dB
Từ bảng 3.1 cho thấy kết quả của giải pháp đã đề xuất đạt được hệ số tạp âm và tham số S tốt hơn.
3.2.3 Giải pháp thiết kế mạch khuếch đại tạp âm thấp sử dụng hồi tiếp âm.
Cấu trúc mạch khuếch đại tạp âm thấp sử dụng hồi tiếp đề xuất sử dụng 2 tầng như Hình 3.4. Để tăng độ rộng băng tần khuếch đại và giảm tạp âm thì tầng 1 đề xuất thiết kế mạch khuếch đại sử dụng hồi tiếp âm, tầng 2 thiết kế để tăng hệ số khuếch đại. Mạch khuếch đại hồi tiếp sử dụng điện trở nối tiếp và song song thể hiện trên Hình 3.25[22].
Hình 3.25 Mạch khuếch đại FET sử dụng hồi tiếp âm
(3.18) (3.19)
Trong đó gm và Z0 là độ hỗ dẫn của transistor và trở kháng đặc tính 50Ω. Giả sử trong điều kiện phối hợp lý tưởng S11=S22=0 ta có:
(3.20)
Từ công thức (3.20) có thể thấy rằng độ hỗ dẫn nhỏ nhất có thể đạt được khi R1 = 0 do vậy ta có thể xác định được gm(min):
(3.21)
Từ công thức (3.20) ta có thể tính được R2:
| | (3.22)
Từ công thức (3.22) cho thấy giá trị S21 chỉ phụ thuộc vào giá trị R2 mà không phụ thuộc vào tham số S của transistor. Do vậy dải khuếch đại và độ bằng phẳng của hệ số khuếch đại có thể đạt được nhờ mạch hồi tiếp âm. Để thực hiện quá trình hồi tiếp âm thì một cuộn cảm L được nối tiếp với điện trở R2 để đảm bảo pha của tín hiệu hồi tiếp ngược pha với tín hiệu vào.
Sử dụng transistor SPF3043 với các tham số S được cho ở Bảng 3.2. Nhiệm vụ thiết kế tầng đầu mạch khuếch đại tạp âm thấp, dải rộng với hệ số khuếch đại G >10dB.