Giải pháp thiết kế mạch khuếch đại tạp âm thấp

3.2 Nghiên cứu các giải pháp thiết kế mạch tạp âm thấp

3.2.2 Giải pháp thiết kế mạch khuếch đại tạp âm thấp

Bộ khuếch đại tạp âm thấp (LNA) thực hiện khuếch đại những tín hiệu rất yếu được thu từ anten, nó thường được đặt rất gần anten thu để giảm thiểu suy hao. Tạp âm của máy thu phụ thuộc rất lớn vào tạp âm của tầng đầu tiên, do vậy việc sử dụng LNA là cần thiết để giảm tạp âm ở mức bé nhất có thể và vẫn đảm bảo hệ số khuếch đại, băng thông của mạch, độ ổn định.

Giải pháp thiết kế mạch khuếch đại tạp âm thấp giải quyết các vấn đề: Thứ nhất là tạp âm của mạch khuếch đại, sau đó mới đến hệ số khuếch đại, băng thông của mạch. Để thực hiện giảm hệ số tạp âm của mạch khuếch đại, trong luận án đề xuất sử dụng 2 phương pháp đó là: Phương pháp lựa chọn các linh kiện có hệ số tạp âm nhỏ, đặc biệt là transistor, sau đó thiết kế mạch phối hợp trở kháng sử dụng tham số tối ưu của transistor để đạt hệ số tạp âm nhỏ nhất và phương pháp sử dụng mạch khuếch đại có hồi tiếp âm để giảm tạp âm và mở rộng dải tần khuếch đại.

Đối với giải pháp thiết kế mạch khuếch đại tạp âm thấp sử dụng tham số tối ưu của transistor thì với mỗi transistor sẽ có tham số tạp âm được tính theo hệ số tạp âm nhỏ nhất Fmin và tham số S của nguồn và opt của transistor [22].

2 min 2 2 4 ( ) 1 (1 ) opt s N o opt S R F F Z          (3.14)

Để đạt được hệ số tạp âm F= Fmin thì S = opt. Khi sử dụng giải pháp này thì hệ số tạp âm của mạch sẽ nhỏ nhất, tuy nhiên sự phối hợp trở kháng sẽ không được tốt và dẫn đến hệ số sóng đứng lớn và làm hệ số khuếch đại của mạch sẽ giảm, nhưng bù lại băng thông của mạch khuếch đại cũng sẽ tăng lên. Để giải quyết vấn đề hệ số khuếch đại của mạch thì giải pháp thiết kế mạch khuếch đại tạp âm thấp đề xuất sử dụng 2 tầng khuếch đại ghép nối tiếp. Trong đó tầng đầu sử dụng phương pháp phối hợp trở kháng với các tham số tối ưu của transistor để đạt được hệ số tạp âm nhỏ nhất. Tầng thứ 2 giải quyết vấn đề nâng cao hệ số khuếch đại của mạch, đồng thời 2 tầng cũng giúp cho việc mở rộng dải tần làm việc. Mạch khuếch đại tạp âm thấp được thiết kế làm việc ở băng C để thực hiện thu tín hiệu vệ tinh Vinasat 1, do vậy dải tần làm việc từ 3,4GHz – 4,2GHz. Để thực hiện

khuếch đại với dải tần rộng 800 MHz luận án đề xuất phương pháp khuếch đại lệch tần số trung tâm, trong đó tầng 1 thiết kế với tần số trung tâm là 3,7GHz và tầng thứ hai có tần số trung tâm là 3,9GHz.

Hình 3.4 Sơ đồ mạch khuếch đại tạp âm thấp 2 tầng mắc nối tiếp.

Transistor được lựa chọn trong thiết kế là SPF-3043, đây là transistor được chế tạo theo công nghệ pHEMT GaAs FET với hệ số tạp âm nhỏ 0,5 dB ở tần số 2GHz, hệ số khuếch đại đạt 22 dB, công suất tiêu thụ thấp và dải tần làm việc đến 10 GHz. Từ datasheet ta có thể xác định được tham số S và hệ số tạp âm nhỏ nhất Fmin = 0,54 dB, opt = 0,62 x e33j, RN = 50*rn = 11 Ω.

Từ công thức (3.14) ta thấy để đạt được hệ số tạp âm nhỏ nhất thì hệ số phản xạ nhìn từ nguồn s = opt = 0,62 x e33j. Mạch phối hợp trở kháng đầu ra thực hiện phối hợp để đạt độ lợi lớn nhất do vậy out = L*

. * 12 21 22 11 1 s L s S S S S       (3.15)

Đối với tầng 2, việc thiết kế mạch khuếch đại để đạt hệ số độ lợi lớn nhất. Hệ số độ lợi tổng là GT = GS.G0.GL, trong đó GS là độ lợi của mạch phối hợp trở kháng vào, G0 là độ lợi của transistor, GL là độ lợi của mạch phối hợp trở kháng ra. Do vậy để truyền công suất lớn nhất từ nguồn tới transistor thì mạch phối hợp trở kháng đầu vào của transistor phải thiết kế sao cho in = *

S, tương tự muốn truyền công suất lớn nhất từ transistor tới tải thì mạch phối hợp trở kháng đầu ra của transistor phải thiết kế sao cho out = *

L. in in in Z Z      1 1 0 (3.16)

out out out Z Z      1 1 0 (3.17)

Có nhiều phương pháp phối hợp trở kháng khác nhau, mỗi phương pháp đều có ưu nhược điểm khác nhau. Phương pháp phối hợp trở kháng dùng dây chêm đơn cho dải tần khuếch đại hẹp, để mở rộng dải tần người ta thường sử dụng dây chêm kép, tuy nhiên kích thước mạch lại lớn. Để khuếch đại dải tần rộng với kích thước vừa phải luận án sử dụng phương pháp dùng đoạn dây một phần tư bước sóng (/4). Đoạn dây /4 chỉ có thể sử dụng để phối hợp các giá trị trở kháng tải thực với đường truyền. Trong trường hợp trở kháng tải là tải phức thì ta phải sử dụng đoạn dây có chiều dài d hoặc dùng phần tử tập trung L, C để đưa tải ZL về một giá trị trở kháng thực sau đó mới sử dụng đoạn dây /4 để phối hợp trở kháng với đường truyền.

Mạch phối hợp trở kháng được thiết kế giữa trở kháng Zin và Zout với trở kháng đặc trưng 50Ω. Sử dụng các công thức kết hợp với thông số mạch dải để tính toán, mạch dải lựa chọn để thiết kế là FR4 có các tham số gồm: hằng số điện môi r = 4,34; độ dày của lớp đồng là t = 0,035mm; độ dày của lớp điện môi h=1,6mm. Sử dụng công cụ LineCalc của phần mềm Advanced Design System 2009 để tính toán tham số mạch dải Hình 3.5.

Mạch phối hợp trở kháng đầu vào thực hiện phối hợp trở kháng đặc tính của đường dây 50 với trở kháng vào của SPF3043. Do vậy ta tính toán đoạn mạch dải TL3 có kích thước chiều rộng w = 2,86948mm, chiều dài l = 5,04908mm là đoạn dịch chuyển để đưa trở kháng tải về giá trị thực. Đoạn mạch dải TL2 có kích thước chiều rộng w = 7,846mm, chiều dài l = 10,509mm là đoạn phối hợp

/4. Sử dụng chức năng Msub và S-Parameters để đưa vào tham số mạch dải và tham số S, kết quả mô phỏng trên phần mềm ADS thể hiện trên Hình 3.6.

Hình 3.6 Mạch phối hợp trở kháng đầu vào và kết quả mô phỏng

Từ kết quả mô phỏng ta thấy hệ số phản xạ đầu vào rất tốt có giá trị nhỏ nhất là -90 dB tuy nhiên dải phối hợp hẹp, và hệ số suy hao rất nhỏ. Tương tự như vậy mạch phối hợp trở kháng ra thực hiện phối hợp trở kháng đặc tính của đường dây là 50 với trở kháng ra của SPF3043. Kết quả tính toán được đoạn mạch dải TL1 có kích thước chiều rộng w = 2,87245mm, chiều dài l = 7,47371mm là đoạn dịch chuyển để đưa trở kháng tải về giá trị thực. Đoạn mạch dải TL2 là đoạn phối hợp /4 có chiều rộng w = 5,25351mm, chiều dài l = 10,1715mm. Kết quả mô phỏng thể hiện trên Hình 3.7.

Hình 3.7 Mạch phối hợp trở kháng đầu ra và kết quả mô phỏng

Kết hợp mạch phối hợp trở kháng vào và ra ta được sơ đồ mạch khuếch đại tầng đầu tiên thể hiện trên Hình 3.8. Sử dụng file tham số S (spf3043.S2P) để mô phỏng toàn bộ mạch khuếch đại tạp âm thấp. Từ đó có thể khảo sát được các tham số của mạch khuếch đại.

Hình 3.8 Sơ đồ mạch khuếch tầng đầu tiên

Kết quả cho thấy hệ số khuếch đại của mạch lớn hơn 16,94 dB trong dải khuếch đại 3,4 – 4,2GHz và đạt giá trị cực đại là 18,68 dB tại tần số 3,4 GHz. Hệ số khuếch đại ngược đạt giá trị <-20,969dB. Hệ số phản xạ đầu vào có giá trị nhỏ nhất là -11,929 dB tại tần số 4GHz, và hệ số phản xạ đầu ra đạt giá trị nhỏ nhất - 12,121dB tại tần số 3,9GHz.

Việc thiết kế mạch khuếch đại LNA tầng đầu ưu tiên về hệ số tạp âm do vậy mạch có nhược điểm là sự phối hợp trở kháng sẽ không tốt dẫn đến độ lợi của mạch khuếch đại cũng không cao. Tuy nhiên kết quả mô phỏng S11 và S22 <-10dB là giá trị chấp nhận được.

Tương tự việc thiết kế mạch phối hợp trở kháng đầu vào và ra của mạch khuếch đại tầng thứ 2, kết quả mạch thể hiện trên Hình 3.10.

Hình 3.10 Sơ đồ mạch khuếch tầng thứ hai

Sử dụng file s2p để thực hiện mô phỏng, kết quả mô phỏng trên phần mềm ADS các tham số S của mạch khuếch đại tầng 2 thể hiện ở các hình sau:

Kết quả cho thấy hệ số khuếch đại của mạch lớn hơn 16,82dB trong dải khuếch đại 3,4 – 4,2 GHz và hệ số khuếch đại ngược đạt -20,87dB. Hệ số phản xạ đầu vào đạt giá trị nhỏ nhất là -39,255dB tại tần số 3,93Ghz, và hệ số phản xạ đầu ra đạt giá trị nhỏ nhất là -34,66 dB tại tần số 3,71GHz, dải phối hợp tốt trong cả dải tần làm việc.

Kết hợp 2 tầng khuếch đại ta được mạch tổng hợp như trên Hình 3.12.

Hình 3.12 Sơ đồ mạch khuếch đại tạp âm thấp 2 tầng

Tương tự sử dụng phần mềm ADS kết hợp với file thông số S-parameter s2p để mô phỏng, kết quả mô phỏng các tham số của mạch khuếch đại thể hiện ở các hình sau:

Hệ số khuếch đại của mạch khuếch đại 2 tầng đạt giá trị lớn hơn 36,33 dB trong dải khuếch đại 3,4 – 4,2 GHz và đạt giá trị lớn nhất là 41,6dB tại tần số 3,56GHz. Hệ số khuếch đại ngược đạt -42,8dB.

Từ kết quả phối hợp trở kháng ta thấy hệ số phản xạ đầu vào đạt giá trị nhỏ nhất -17,4 dB ở tần số 4GHz, và hệ số phản xạ đầu ra rất tốt đạt -31,3dB ở tần số 3,96GHz, tuy nhiên dải phối hợp hẹp hơn so với đầu vào.

Do hai tầng khuếch đại được thiết kế với tần số trung tâm lệch nhau giúp cho việc mở rộng băng thông và đạt được độ lợi bằng phẳng trong toàn bộ băng tần. Tuy nhiên khi thực hiện ghép 2 tầng khuếch đại thì mạch lại có nhược điểm là hệ số phản xạ của cả mạch sẽ không tốt nhưng giá trị vẫn <-10dB đây là giá trị chấp nhận được.

Hình 3.14 Hệ số tạp âm của mạch khuếch đại

Hệ số tạp âm của mạch khuếch đại nhỏ hơn 1,17dB và đạt giá trị nhỏ nhất là 0,847 dB ở tần số 3,994 GHz.

Sau khi mô phỏng toàn bộ hệ thống đạt các tham số theo yêu cầu thiết kế, sử dụng phần mềm ADS để thiết kế layout cho mạch khuếch đại, tiến hành chế tạo thử nghiệm trong phòng thí nghiệm được mạch như Hình 3.15.

Chế độ làm việc của transistor được chọn nhờ điện áp phân cực UGS = -0.7V và UDS = 5V để transistor làm việc ở chế độ A. Sơ đồ đo các tham số của Transistor thể hiện trên Hình 3.16.

Hình 3.16 Sơ đồ đo tham số của mạch

Kết quả được kiểm tra trên máy phân tích mạng Vector network analyzer 37369D với các tham số của mạch thể hiện trên hình vẽ dưới:

Hình 3.17 Hệ số khuếch đại của mạch LNA (S21)

Từ kết quả đo cho thấy hệ số khuếch đại của mạch lớn hơn 21,4dB trong dải tần 3,4 – 4,2GHz và khá bằng phẳng, giá trị lớn nhất đạt 23,85dB tại tần số 4GHz. Kết quả đo đạc S21 có giá trị nhỏ hơn nhiều so với kết quả mô phỏng do một số nguyên nhân:

- Việc thiết kế mạch khuếch đại LNA tầng đầu ưu tiên về hệ số tạp âm, để đảm bảo tham số tạp âm nhỏ nhất nghiên cứu sinh đã thiết kế mạch với tham số s = opt. Tuy đạt được hệ số tạp âm thì mạch lại có nhược điểm là sự phối hợp trở kháng sẽ không tốt dẫn đến độ lợi của mạch khuếch đại cũng sẽ giảm.

- Ngoài ra còn một số nguyên nhân như các tham số của mạch dải thực tế có sự sai số so với tham số nhà sản xuất đưa ra; sai số trong quá trình chế tạo mạch in; quá trình hàn nối linh kiện sẽ tạo ra các phần tử ký sinh (L và C) giữa các cực của transistor và trên đường truyền vi dải; suy hao tín hiệu ở các đường dây truyền sóng khi thực hiện trên máy phân tích mạng.

Tất cả các lý do trên làm suy giảm một phần tín hiệu và có thể lệch tần số phối hợp trở kháng so với kết quả mô phỏng, tuy nhiên đối với một thiết kế siêu cao tần đây và kết quả tương đối tốt.

Hình 3.18 Hệ số khuếch đại ngược (S12)

Từ kết quả mô phỏng và đo đạc cho thấy hệ số khuếch đại ngược S12 có giá trị rất tốt tương đương với kết quả mô phỏng.

Hình 3.19 Hệ số phản xạ đầu vào (S11)

Hình 3.20 Hệ số phản xạ đầu ra (S22)

Từ Hình 3.19 cho thấy kết quả mô phỏng và đo đạc hệ số phản xạ đầu vào đạt giá trị <-5dB trong dải 3,6 – 4,2GHz và có giá trị nhỏ nhất là -18dB tại tần số 4GHz. Tuy nhiên kết quả đo đạc lại tốt hơn so với kết quả mô phỏng.

Tương tự như vậy kết quả mô phỏng hệ số phản xạ đầu ra hẹp và có giá trị nhỏ nhất là -27dB tại tần số 3,95GHz. Kết quả đo đạc lại có giá trị tương đối tốt. Lý giải về điều này như sau: Quá trình mô phỏng mạch dựa vào các tham số mạch

dải và mô phỏng trong điều kiện lý tưởng, tuy nhiên khi chế tạo các tham số của mạch dải có thể có sai số, ảnh hưởng ký sinh mối hàn, linh kiện… dẫn đến hệ số phản xạ đầu vào và ra tốt hơn so với kết quả mô phỏng. Tuy nhiên sự chênh lệch này không nhiều và có thể chấp nhận được đối với lĩnh vực siêu cao tần.

Hình 3.21 thể hiện sơ đồ đo hệ số tạp âm của mạch khuếch đại LNA sử dụng thiết bị phân tích tạp âm.

Hình 3.21 Sơ đồ đo hệ số tạp âm của mạch

Kết quả đo hệ số tạp âm của mạch khuếch đại 2 tầng đạt giá trị nhỏ hơn 0,9dB trong dải tần 3,4 GHz đến 4,2 GHz.

Hình 3.22 Kết quả đo tạp âm của mạch.

Trong mạch khuếch đại, ngoài các tham số độ lợi, hệ số tạp âm… ta còn xét đến độ tuyến tính của mạch. Độ tuyến tính là tiêu chí xác định giới hạn trên của công suất đầu vào mạch khuếch đại, nó xác định dải động của máy thu. Độ tuyến

tính của bộ khuếch đại được mô tả bằng nén 1dB (P1dB) và điểm chặn đầu vào bậc ba (IIP3). Điểm nén 1dB được định nghĩa là tại mức tín hiệu đầu vào mà độ lợi giảm xuống 1dB do mạch đạt trạng thái bão hòa. Kết quả trên Hình 3.23 cho thấy P1dB = -4dBm

Hình 3.23 Điểm nén 1dB (P1dB) của mạch khuếch đại LNA

Để đo IIP3 ta sử dụng 2 tín hiệu có công suất -20dBm, với khoảng cách 1 MHz và tần số quét từ 1 - 10 GHz. Kết quả đo giá trị IIP3 thể hiện trên Hình 3.24, từ hình vẽ ta thấy rằng IIP3 đạt giá trị 5dBm.

Mạch khuếch đại tạp âm thấp làm việc ở chế độ A, tín hiệu thu được từ vệ tinh có giá trị rất nhỏ do vậy với giá trị P1dB và IIP3 như trên thì mạch khưếch đại có độ tuyến tính cao.

Bảng 3.1 So sánh với công trình liên quan

Tham số Trích dẫn số [10] Kết quả chế tạo

Tần số 3,4 – 4,2GHz 3,4 – 4,2GHz Hệ số tạp âm 1,0 dB 0,9 dB S 21 10,0 dB 21,4 dB S 12 - 20 dB - 40 dB S 11 - 10 dB - 16,47 dB S 22 - 10 dB - 24,55 dB

Từ bảng 3.1 cho thấy kết quả của giải pháp đã đề xuất đạt được hệ số tạp âm và tham số S tốt hơn.