.31 Hệ số khuếch đại ngược của mạch LNA

Một phần của tài liệu (LUẬN án TIẾN sĩ) nghiên cứu, thiết kế, chế tạo thiết bị thu mặt đất với cơ chế tự động phát hiện và bám vệ tinh dùng cho hệ thống thông tin vệ tinh vinasat (Trang 94)

Từ kết quả đo cho thấy hệ số khuếch đại của mạch lớn hơn 23,28dB trong dải tần rộng và khá bằng phẳng, giá trị lớn nhất đạt 25,49dB tại tần số 4,05GHz. Tương tự như kết quả mạch khuếch đại tạp âm ở mục 3.2.2 hệ số khuếch đại của mạch đo được nhỏ hơn so với kết quả mô phỏng, nhưng trong thiết kế mạch siêu

cao tần đây là giá trị rất tốt đối với mạch khuếch đại 2 tầng. Hệ số S12 có giá trị rất tốt nhỏ hơn -42 dB trong cả dải tần làm việc.

Hình 3.32 Hệ số phản xạ đầu vào (S11)

Kết quả đo và kết quả mô phỏng hệ số phản xạ đầu ra S11 đều có giá trị <-12dB trong cả dải tần công tác 3,4 – 4,2GHz.

Tương tự như vậy hệ số phản xạ đầu ra đo được và kết quả mô phỏng đều nhỏ hơn –11,85 dB trong dải tần làm việc với giá trị nhỏ nhất xấp sỉ nhau.

Hình 3.34 Kết quả đo hệ số tạp âm của mạch

Hệ số tạp âm của mạch khuếch đại sử dụng hồi tiếp âm có giá trị nhỏ hơn 1 dB trong dải tần 3,4 GHz đến 4,2 GHz. Kết quả này cũng tốt hơn so với công trình số [49], [24].

3.3 Giải pháp thiết kế mạch khuếch đại trung tần.

Tương tự việc thiết kế mạch khuếch đại tạp âm thấp, việc thiết kế mạch khuếch đại trung tần ưu tiên để tăng độ lợi và băng thông của mạch khuếch đại vẫn đảm bảo hệ số tạp âm, độ ổn định của mạch. Mạch khuếch đại trung tần làm việc trong băng L có dải tần rộng từ 950MHz đến 2150MHz, dải tần này nhằm đáp ứng được yêu cầu khi kết nối với bộ chuyển tần nhiễu thấp băng C hoặc băng Ku. Để mở rộng dải tần làm việc và tăng hệ số khuếch đại, giải pháp thiết kế mạch khuếch đại trung tần là sử dụng mạch khuếch đại 2 tầng. Trong đó tầng đầu thiết kế mạch mắc kiểu cascode để mở rộng dải thông, và tầng 2 giúp tăng hệ số khuếch đại.

Sử dụng tham số S của transistor SPF3043 ở tần số trung tâm của băng tần là 1,5 GHz để thực hiện thiết kế mạch phối hợp trở kháng vào và ra. Bảng tham số S mắc đơn và mắc kiểu cascade được cho ở bảng dưới đây.

Bảng 3.3 Tham số S của transistor SPF3043 ở tần số 1,5 GHz

FREQ S11 S21 S12 S22

GHZ MAG ANG MAG ANG MAG ANG MAG ANG

1,5 0,872 -39,639 9,248 142,63 0,033 67,353 0,580 -23,659

Bảng 3.4 Tham số S của mạch mắc Cascode ở tần số 1,5 GHz

FREQ S11 S21 S12 S22

GHZ MAG ANG MAG ANG MAG ANG MAG ANG

1,5 0,868 -41,094 8,965 142,244 0,032 65,967 0,518 -22,659

Hình 3.35 Sơ đồ mạch khuếch đại trung tần băng L

Để tăng dải thông của mạch khuếch đại thì phương pháp phối hợp trở kháng sử dụng là mạch phối hợp trở kháng dùng phần tử tập trung L, C mắc kiểu T. Sơ đồ mạch thiết kế thể hiện trên Hình 3.35.

Kết quả mô phỏng tham số S cho thấy hệ số khuếch đại của mạch lớn hơn 46dB và khá bằng phẳng. Phối hợp trở kháng đầu vào và đầu ra dịch ở tần số 1,2 GHz và 1,47 GHz với dải phối hợp khá rộng.

Hình 3.36 Kết quả mô phỏng tham số S

Hình 3.37 Hệ số tạp âm của mạch khuếch đại

Mạch phối hợp trở kháng sử dụng các phần tử tập trung L, C nên một số linh kiện có giá trị khác so với giá trị trong thực tế vì các nhà sản xuất chỉ sản xuất một số giá trị tiêu chuẩn cho trước. Do vậy để chế tạo mạch ta cần phải chuyển đổi sang mạch có các phần tử phân bố sử dụng mạch vi dải. Sử dụng phương pháp chuyển đổi Richard và Kuroda để chuyển đổi mạch sử dụng phần tử tập trung sang mạch sử dụng phần tử phân bố dùng mạch vi dải FR4, sơ đồ mạch thể hiện trên Hình 3.38.

Hình 3.38 Sơ đồ mạch khuếch đại trung tần sử dụng mạch vi dải

Thực hiện chế tạo mạch, tiến hành cấp nguồn và đo tham số S trên máy phân tích mạng Vector network analyzer 37369D.

Kết quả đo thể hiện trên hình 3.39 cho thấy hệ số khuếch đại của mạch lớn hơn 32,02dB và khá bằng phẳng trong một dải rất rộng từ 0,94GHz đến 2,15GHz. Hệ số khuếch đại lớn nhất đạt 33,19dB tại tần số 1,4GHz. Hệ số khuếch đại của mạch đo được nhỏ hơn rất nhiều so với kết quả mô phỏng tuy nhiên với thiết kế siêu cao tần thì kết quả đo được là tốt và khá bằng phẳng trên dải tần rộng.

Hình 3.40 Hệ số khuếch đại ngược của mạch IF (S12)

Hệ số khuếch đại ngược có giá trị nhỏ hơn -37dB trong dải tần công tác và có giá trị lớn hơn so với kết quả mô phỏng.

Hệ số phản xạ đầu vào đo được có giá trị nhỏ hơn -10,22dB trong dải tần 0,95GHz – 2,15GHz, đạt giá trị nhỏ nhất là -26,05dB tại tần số 1,575GHz. Kết quả đo đạc và mô phỏng cho thấy dải phối hợp trở kháng rộng tuy nhiên giá trị phản xạ đầu trong dải nhỏ hơn -8,98dB và đạt giá trị nhỏ nhất là -26,91dB tại tần số 1,2GHz.

Hình 3.41 Hệ số phản xạ đầu vào (S11)

Hình 3.42 Hệ số phản xạ đầu ra (S22)

Hệ số phản xạ đầu ra đo được có giá trị tương đối tốt và có dạng phù hợp với kết quả mô phỏng, tuy nhiên giá trị phản xạ đầu ra đều nhỏ hơn -10dB.

Hình 3.43 Kết quả đo tạp âm của mạch.

Kết quả đo hệ số tạp âm của mạch nhỏ hơn 1,5dB trong dải khuếch đại 950MHz đến 2100MHz. Đây là giá trị tương đối tốt so với kết quả ở công trình số [24]với dải thông rộng hơn, hệ số khuếch đại cao hơn.

Bảng 3.5 So sánh với một số công trình liên quan

Tham số Trích dẫn số [30] Trích dẫn số [70] Kết quả chế tạo

Tần số 1-2GHz 1-2GHz 950 – 2150MHz Hệ số tạp âm 1,0 dB 1,5 dB 1,5 dB S 21 15 dB 35 dB 32,02 dB S 12 - 37.22 dB S 11 - 15 dB -10 dB - 10.42 dB S 22 - 15 dB -10 dB - 10.37 dB

Từ bảng so sánh trên cho thấy kết quả chế tạo có tham tham số gain tốt hơn trích dẫn số [30], tuy nhiên với bộ khuếch đại thực tế ở trích dẫn số [70] kết quả về độ lợi của mạch nhỏ hơn 3dB.

3.4 Giải pháp thiết kế mạch lọc thông dải

Có nhiều phương pháp thiết kế mạch lọc thông dải sử dụng mạch dải ví dụ như: Mạch lọc cộng hưởng ghép đầu cuối, mạch lọc cộng hưởng ghép song song, mạch lọc kiểu răng lược, mạch lọc… Tuy nhiên trong luận án này, sử dụng mạch

lọc thông dải kiểu cộng hưởng ghép song song vì mạch có cấu tạo gọn nhẹ. Cấu trúc của mạch cộng hưởng nửa bước sóng ghép song song thể hiện trên Hình 3.44 [2].

Hình 3.44 Mạch lọc cộng hưởng nửa bước sóng ghép song song

Sử dụng các công thức sau để tính toán mạch cộng hưởng nửa sóng.

1 0 o 01 g 2g .FBW Y J   (3.23) 1 j j 1 1 o 1 n n, g g 2 .FBW Y J       n to j (3.24) 1 n n o 1 n n, g 2g .FBW Y J     (3.25)

Trong đó: g0, g1, .., gn là hệ số của bộ lọc thông dải; FBW là tỉ số băng tần; Jj,j+1 là dẫn nạp đặc tính của ma trận đảo J và Y0 dẫn nạp đặc tính của đường truyền. 2 j,j 1 j,j 1 oe j,j 1 0 0 0 1 J J (Z ) 1 Y Y Y                    (3.26) 2 j,j 1 j,j 1 oo j,j 1 0 0 0 1 J J (Z ) 1 Y Y Y                    (3.27) Với j = 0 đến n

Mạch lọc thông dải được thiết kế ở tần số trung tâm là 3,8GHz với độ rộng băng tần là 800MHz do vậy tỉ số băng tần FBW = 0,8/3,8 = 0,21. Thiết kế này sử dụng bộ lọc chebyshev bậc 3 với độ gợn trong băng 0,1dB. Các hệ số của bộ lọc chebyshev có được từ [33]:g0 = g4 = 1 ; g1 = g3 = 1,0316 ; g2 = 1,1474

Giá trị trở kháng ở chế độ chẵn và lẻ được tính toán nhờ công thức 3.26 và 3.27. Kết quả thể hiện trong Bảng 3.6.

Bảng 3.6 Trở kháng chế độ chẵn và lẻ của mạch lọc j Z0.Jj,j+1 Trở kháng chế độ chẵn j Z0.Jj,j+1 Trở kháng chế độ chẵn (Zoe)j, j+1 Trở kháng chế độ lẻ (Zoo)j, j+1 0 0,565475 94,26192 37,71435 1 0,3031978 69,756335 39,43655 2 0,3031978 69,756335 39,43655

Sử dụng công cụ Linecalc của phần mềm Advanced Design System để tính toán khoảng cách giữa bộ cộng hưởng ghép, chiều dài và rộng của bộ cộng hưởng nửa bước sóng. Kết quả tính toán thể hiện trong Bảng 3.7.

Bảng 3.7 Chiều dài, rộng và khoảng cách của các bộ cộng hưởng ghép song song

j Khoảng cách cộng hưởng Sj, j+1 Chiều rộng (mm) /2 (180) (mm)

0 0,20088 1,48681 10,8702

1 0,49296 2,29419 10,5319

2 0,49296 2,29419 10,5319

Để giảm suy hao qua mạch lọc ta phải giảm khoảng cách giữa các bộ cộng hưởng /2. Sử dụng phần mềm ADS để tối ưu hóa các tham số của mạch lọc, mạch hoàn thiện thể hiện trên Hình 3.45.

Sử dụng phần mềm ADS2009 để mô phỏng mạch mạch lọc ở chế độ đường truyền lý tưởng. Kết quả mô phỏng thể hiện trên Hình 3.46.

Hình 3.46 Tham số S đối với đường truyền lý tưởng.

Mạch lọc được chế tạo bằng mạch dải FR4 có các thông số: Hằng số điện môi r = 4,34; độ dày của lớp đồng là t = 0,035mm; độ dày của lớp điện môi h=1,6mm. Kết quả mô phỏng sử dụng mạch dải FR4 thể hiện trên Hình 3.47.

Hình 3.47 Kết quả mô phỏng tham số S sử dụng FR4

Kết quả cho thấy mạch lọc có hệ số phản xạ nhỏ trong dải tần 3,4GHz – 4,2GHz và độ suy hao –2,254 dB với đường truyền lý tưởng và -2,666 dB với mạch dải FR4. Sau khi mô phỏng, kết quả thiết kế mạch in, thực hiện chế tạo

mạch trong phòng thí nghiệm dùng máy phay LPKF Protomat C40 và các thiết bị hỗ trợ, kết quả mạch thể hiện trên Hình 3.48.

Hình 3.48 Mạch lọc thông dải hoàn thiện

Các tham số mạch lọc được đo trên máy phân tích mạng Vector network analyzer 37369D thể hiện trên hình dưới đây:

Hình 3.50 Kết quả đo hệ số phản xạ S11

Suy hao trong băng khoảng -2,2dB và suy hao ngoài băng ở tần số 3GHz là -31 dB và tại tần số 4,6 GHz là -26 dB. Hệ số phản xạ cho kết quả tốt so với giá trị mô phỏng.

3.5 Giải pháp thiết kế bộ tạo dao động nội và bộ tổng hợp tần số

Trong hệ thống thu thông tin, nếu bộ dao động có độ ổn định thấp tức là nhiễu pha lớn sẽ gây nên hiện tượng pha trộn tín hiệu và làm tín hiệu bị biến dạng khi vẽ trên giản đồ chòm sao. Do vậy để nâng cao độ ổn định của bộ dao động, giảm nhiễu pha thì giải pháp sử dụng đó là sử dụng bộ tạo dao động nội kết hợp với vòng bám pha PLL.

3.5.1 Kỹ thuật vòng khóa pha PLL.

Hệ thống tự động điều chỉnh tần số theo pha hay còn gọi là vòng khóa pha PLL được mô tả lần đầu tiên vào những năm 1930 khi được ứng dụng trong việc đồng bộ quét dọc và quét ngang trong vô tuyến truyền hình. Cùng với sự phát triển của các vi mạch tích hợp, vòng bám pha được sử dụng trong rất nhiều ứng dụng khác nhau. Mạch vòng khóa pha PLL cơ bản được trình bày trong sơ đồ chức năng

dao động điều khiển bằng điện áp VCO (Voltage Controlled Ossillator). Ba khối này hợp thành một hệ thống phản hồi về tần số khép kín.

Hình 3.51 Sơ đồ chức năng của mạch vòng bám pha.

Khi không có tín hiệu vào PLL, sự chênh lệch điện áp Ve(t) ở lối ra của bộ so sánh pha bằng không. Điện áp Vd(t) ở lối ra của bộ lọc tần thấp cũng bằng không. Bộ dao động điều khiển bằng điện áp VCO hoạt động ở tần số cố định f0 gọi là tần số dao động trung tâm. Khi có tín hiệu đưa vào hệ thống PLL, bộ so pha sẽ so pha và tần số của tín hiệu lối vào với pha và tần số của VCO và tạo ra một điện áp sai số Ve(t) tỉ lệ với sự lệch pha và chênh lệch tần số của tín hiệu lối vào và VCO, tức là phản ánh sự khác nhau về pha và tần số của 2 tín hiệu. Điện áp sai số này được lọc rồi đưa vào lối vào điều khiển của VCO. Điện thế điều khiển Vd(t) thúc đẩy tần số của VCO thay đổi theo hướng giảm bớt sự khác nhau về tần số giữa tín hiệu f0 và tín hiệu lối vào. Khi tần số lối vào fs tiến dần đến tần số f0, do tính chất hồi tiếp của PLL sẽ thúc đẩy VCO đồng bộ hoặc bắt chập với tín hiệu lối vào. Sau khi chập, tần số VCO sẽ bằng tần số của tín hiệu lối vào, tuy nhiên vẫn có độ chênh lệch về pha nào đó. Sự chênh lệch về pha này là cần thiết để tạo ra điện áp sai Ve(t) để chuyển tần số dao động tự do của VCO thành tần số của tín hiệu vào fs, như vậy sẽ giữ cho PLL ở trạng thái giữ chập tần số. Kết quả là tần số của dao động VCO có độ ổn định tần số ngang cấp với độ ổn định tần số của tín hiệu so sánh pha với tần số VCO. Như vậy nếu sử dụng fs là dao động chuẩn thạch anh có độ ổn định tần số cao thì kết quả mạch vòng bám pha sẽ cho độ ổn định tần số của VCO ngang cấp thạch anh. Không phải tín hiệu nào VCO cũng bắt chập Lối vào so sánh

Lối vào tín hiệu fs f0

Vd(t) Ve(t)

V0(t) Vs(t)

Điện áp điều khiển VCO So sánh pha

VCO

được. Dải tần số trên đó hệ duy trì tình trạng chập với tín hiệu lối vào được gọi là dải giữ chập hay giải bám (lock range) của hệ thống PLL. Dải tần số trên đó hệ thống PLL có thể bắt chập một tín hiệu vào gọi là dải bắt chập (capture range). Dải bắt chập bao giờ cũng nhỏ hơn giải giữ chập.

3.5.2 Thiết kế mạch dao động nội, bộ tổng hợp tần số.

Mạch vòng bám pha PLL được sử dụng rất rộng rãi để ổn định tần số dao động và chế tạo các bộ tổng hợp tần số, bởi vì có thể tạo ra tần số bất kỳ có độ ổn định cao ngang với thạch anh và có thể thay đổi tần số rất mềm dẻo được điều khiển một cách dễ dàng bằng các bộ vi xử lý. Do vậy bộ dao động nội và bộ tổng hợp tần số được thiết kế sử dụng bộ vòng bám pha để ổn định tần số và nâng cao chất lượng hệ thống thu. Sơ đồ chức năng của bộ tạo dao động sử dụng vòng khóa pha được trình bày trên Hình 3.52.

Hình 3.52 Sơ đồ chức năng bộ dao động dùng mạch vòng bám pha.

Tần số lối ra của bộ dao động điều khiển bằng điện áp VCO được đưa qua bộ chia N để đưa đến bộ so sánh pha. Hệ số chia N có thể thay đổi được nhờ mã điều khiển tần số (frequency control code). Bộ dao động chuẩn là bộ dao động có độ ổn định cao thường sử dụng bộ dao động thạch anh được đưa qua bộ chia R để đưa đến bộ so sánh pha. Tại đây bộ so sánh pha sẽ thực hiện so sánh tần số lối ra của VCO qua bộ chia N với tần số chuẩn tạo ra từ dao động thanh anh fref qua bộ chia R, điện áp sai số ở lối ra tách sóng pha, qua bộ lọc tần thấp (LPF – low pass filter) chuyển thành điện áp một chiều biến đổi chậm Vd được đưa vào khuếch đại

Bộ chia N Bộ chia R Bộ so sánh pha Bộ dao động chuẩn Bộ lọc thông thấp

Một phần của tài liệu (LUẬN án TIẾN sĩ) nghiên cứu, thiết kế, chế tạo thiết bị thu mặt đất với cơ chế tự động phát hiện và bám vệ tinh dùng cho hệ thống thông tin vệ tinh vinasat (Trang 94)

Tải bản đầy đủ (PDF)

(133 trang)