Khóa luận cơ điện và công trình thiết kế, thử nghiệm bộ đếm không đồng bộ sử dụng FPGA

TRƯỜNG ĐẠI HỌC LÂM NGHIỆP VIỆT NAM KHOA CƠ ĐIỆN VÀ CƠNG TRÌNH BỘ MƠN KỸ THUẬT ĐIỆN VÀ TỰ ĐỘNG HÓA KHÓA LUẬN TỐT NGHIỆP Tên đề tài: THIẾT KẾ, THỬ NGHIỆM BỘ ĐẾM KHÔNG ĐỒNG BỘ SỬ DỤNG FPGA Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực : Mai Xuân Duẩn Mã sinh viên : 1651080247 Lớp : K61 - CNKTCĐT Khóa : 2016 - 2020 Hà Nội - năm 2020 LỜI MỞ ĐẦU Cùng với tiến khoa học công nghệ, thiết bị số tiếp tục ứng dụng ngày rộng rãi mang lại hiệu cao hầu hết lĩnh vực kinh tế đời sống xã hội Trong thực tế, đếm sử dụng rộng rãi để nhớ số liệu, trình tự vận hành thiết bị, chia tần số,… Bộ đếm thành phần thiếu CPU hệ vi xử lý, cổng vào có khả lập trình Ngồi đếm cịn dùng để tạo dãy tín hiệu nhị phân tuần hoàn theo yêu cầu cho trước Nhận thấy khả ứng dụng rộng rãi đếm nhiều lĩnh vực khoa học kĩ thuật nên em định chọn đề tài nghiên cứu khóa luận “Thiết kế thử nghiệm đếm khơng đồng sử dụng FPGA” Nội dung khóa luận bao gồm: chương Chương 1: Cơ sở lý thuyết đếm Chương 2: Hệ thống phát triển CIC-310 FPGA Chương 3: Thiết kế đếm không đồng FPGA Do hạn chế thời gian khả nghiên cứu, nội dung khóa luận khơng tránh khỏi thiếu sót Vì vậy, em mong bảo thầy cô để đề tài hoàn thiện Em xin chân thành cảm ơn thầy trường Đại học Lâm Nghiệp nói chung thầy cô khoa Cơ Điện - Cơng Trình nói riêng truyền dạy kinh nghiệm quý báu giúp đỡ em suốt trình học tập Đặc biệt, em xin gửi lời cảm ơn chân thành đến giảng viên ThS Lê Minh Đức người tận tình hướng dẫn em hồn thành đồ án tốt nghiệp Hà Nội, ngày 20 tháng 06 năm 2020 Sinh viên thực đề tài Mai Xuân Duẩn NHẬN XÉT CỦA GIẢNG VIÊN HƯỚNG DẪN GIẢNG VIÊN HƯỚNG DẪN (Chữ ký, họ tên) NHẬN XÉT CỦA GIẢNG VIÊN PHẢN BIỆN GIẢNG VIÊN PHẢN BIỆN (Chữ ký, họ tên) MỤC LỤC LỜI MỞ ĐẦU MỤC LỤC DANH MỤC CÁC TỪ VIẾT TẮT DANH MỤC CÁC BẢNG BIỂU DANH MỤC CÁC HÌNH VẼ CHƯƠNG 1: CƠ SỞ LÍ THUYẾT VỀ BỘ ĐẾM 1.1 Tổng quan đếm 1.2 Phân loại đếm 1.3 Mạch đếm đồng 1.4 Mạch đếm không đồng 1.5 Mạch đếm vòng 12 1.6 Ứng dụng đếm 13 CHƯƠNG 2: HỆ THỐNG PHÁT TRIỂN CIC-310 VÀ FPGA 15 2.1 Hệ thống phát triển CIC 310 15 2.1.1 Bảng phát triển SN-PLDE2 15 2.1.2 Bảng thí nghiệm SN-PLDE3A 17 2.2 Cơ lập trình logic FPGA 25 2.2.1 Khái niệm 25 2.2.2 Ứng dụng 27 2.2.3 Phân loại 27 2.2.4 Quy trình thiết kế FPGA 27 2.3 Ngơn ngữ lập trình VHDL 29 2.3.1 Đối tượng VHDL 31 2.3.2 Kiểu liệu VHDL 31 2.3.3 Các phép toán VHDL 31 2.3.4 Các đơn vị thiết kế VHDL 32 2.3.5 Cấu trúc chung chương trình mơ tả VHDL 32 2.3.6 Môi trường kiểm tra testbench 33 2.3.7 Các cấu trúc lệnh song song 33 2.3.8 Các cấu trúc lệnh 34 CHƯƠNG 3: THIẾT KẾ BỘ ĐẾM KHÔNG ĐỒNG BỘ TRÊN FPGA 35 3.1 Bộ đếm không đồng 35 3.1.1 Xây dựng sơ đồ khối 35 3.1.2 Xây dựng sơ đồ nguyên lý 35 3.1.3 Trình tự thiết kế 37 3.1.4 Kết đạt 40 3.2 Xây dựng đếm lên\xuống không đồng 42 3.2.1 Xây dựng sơ đồ khối 42 3.2.2 Xây dựng sơ đồ nguyên lý 42 3.2.3 Trình tự thiết kế 43 3.2.4 Kết đạt 44 3.3 Xây dựng đếm Johnson 46 3.3.1 Xây dựng sơ đồ khối 46 3.3.2 Xây dựng sơ đồ nguyên lý 47 3.3.3 Trình tự thiết kế đếm Jonhson 50 3.3.4 Kết đạt 51 3.4 Xây dựng đếm mod-N phân đoạn giải mã 52 3.4.1 Xây dựng sơ đồ khối 52 3.4.2 Xây dựng sơ đồ mạch nguyên lý 53 3.4.3 Trình tự thiết kế đếm mod-N giải mã BCD phân đoạn 54 3.4.4 Kết đạt 57 KẾT LUẬN DANH MỤC TÀI LIỆU THAM KHẢO DANH MỤC CÁC TỪ VIẾT TẮT Từ viết tắt Từ đầy đủ Nội dung CLK Clock Xung nhịp CLR Clear Xóa xung CPLD Complex Programmable Logic Device Thiết bị logic lập trình bù DUT Device under test Thiết bị cần kiểm tra FF Flip-Flop Phần tử nhớ FPGA Field-programmable gate array GND Ground Điểm nối đất HDL Hardware Description Language Ngôn ngữ mô tả phần cứng LED Light Emitting Diode Diode phát quang LUT Look up table Bảng ánh xạ PAR Place and Route Định vị định tuyến kết nối PIPO Parallel Input/Parallel Output Vào song song/ra song song PISO Parallel Input/Serial Output Vào song song/ra nối tiếp RAM Random Access Memory Bộ nhớ truy cập ngẫu nhiên ROM Read-Only Memory Bộ nhớ đọc SIPO Serial Input/Parallel Output Vào nối tiếp/ra song song SISO Serial Input/Serial Output Vào nối tiếp/ra nối tiếp SRAM Stactic Random Access Memory VHDL Ma trận cổng lập trình theo trường Bộ nhớ truy xuất ngẫu nhiên tĩnh Very High Speed Intergrated Circuit Ngôn ngữ mô tả phần cứng cho Hardware Description Language mạch tích hợp tốc độ cao DANH MỤC CÁC BẢNG BIỂU Bảng 1: Bảng trạng thái đếm lên đồng bit Bảng 2: Bảng trạng thái đếm xuống đồng bit Bảng 3: Trạng thái mạch đếm không đồng module N (N= 10) 10 Bảng 1: Sơ đồ công tắc đầu vào Logic 18 Bảng 2: Sơ đồ chân cắm hiển thị LED Logic 19 Bảng 3: Sơ đồ chân cắm hiển thị phân đoạn chữ số 20 Bảng 4: Sơ đồ bố trí chân máy phát điện xung 21 Bảng 5: Sơ đồ bàn phím ma trận .22 Bảng 6: Sơ đồ chân cắm hiển thị 16 phân đoạn 23 Bảng 7: Sơ đồ chân cắm LED điểm chấm 5x7 24 Bảng 8: Sơ đồ chân cắm LCD 2021 25 Bảng 1: Trạng thái nhị phân mạch đếm không đồng .36 Bảng 2: Phân định chân cắm đầu vào/ra CIC-310 .55 DANH MỤC CÁC HÌNH VẼ Hình 1: Dạng tổng quát mạch đếm (dùng FF) Hình 2: Phân loại đếm Hình 3: Mạch đếm lên đồng bit Hình 4: Mạch đếm xuống đồng bit Hình 5: Mạch đếm lên/xuống đồng bit Hình 6: Mạch đếm lên không đồng bit Hình 7: Dạng tín hiệu xung CK đầu FF Hình 8: Mạch đếm xuống không đồng bit Hình 9: Dạng tín hiệu mạch đếm xuống khơng đồng bit Hình 10: Mạch đếm lên/xuống không đồng bit mức logic .9 Hình 11: Mạch đếm lên/xuống khơng đồng bit mức logic .10 Hình 12: Mạch đếm khơng đồng Module N (N=10) kiểu reset 11 Hình 13: Mạch đếm 10 thiết kế theo kiểu đếm 2x5 .11 Hình 14: Mạch đếm 10 thiết kế theo kiểu 2x5 có đầu vào Reset 11 Hình 15: Mạch hồi tiếp từ QD JA QD KA 12 Hình 16: Mạch hồi tiếp từ 𝑄D JA QD KA 12 Hình 17: Mạch hồi tiếp từ 𝑄D JA QC KA 12 Hình 18: Mạch phát dãy xung có số xung định trước .13 Hình 19: Mạch điều khiển hoạt động trình tự chu trình 14 Hình 1: Hệ thống phát triển CPLD/FPGA 15 Hình 2: Bảng mạch phát triển mạch SN-PLDE2 16 Hình 3: Bảng thí nghiệm SN-PLDE3A .17 Hình 4: Bộ chuyển mạch Logic S1-S3 18 Hình 5: Hiển thị LED Logic 19 Hình 6: Phân định chân cắm hiển thị phân đoạn .19 Hình 7: Mã vận hành hiển thị phân đoạn chữ số .21 Hình 8: Hiển thị 16 phân đoạn 23 Hình 9: Ổ cắm hiển thị 16 phân đoạn 23 Hình 10: Phân định chân cắm LED điểm chấm 5x7 24 Hình 11: Ổ cắm LED điểm chấm 5x7 JP22 chọn lọc điểm chấm JP24 .24 Hình 12: Bộ kết nối LCD2021 25 Hình 13: Cấu trúc tổng thể FPGA 26 Hình 14: Khối logic FPGA 26 Hình 15: Lưu đồ thiết kế FPGA 28 Hình 16: Cấu trúc mơ tả phần cứng đối tượng VHDL 33 Hình 17: Sơ đồ tổng quát chương trình thử testbench .33 Hình 1: Sơ đồ khối mạch đếm không đồng 35 Hình 2: Sơ đồ nguyên lý mạch đếm không đồng bit đếm xuống 35 Hình 3: Dạng sóng mạch đếm khơng đồng 36 Hình 4: Sơ đồ nguyên lý mạch đếm không đồng bit đếm lên 37 Hình 5: Phân định chân cắm cho mạch đếm không đồng bit đếm xuống 37 Hình 6: Bộ đếm khơng đồng bit đếm xuống .38 Hình 7: Bộ đếm khơng đồng bit đếm lên 39 Hình 8: Phân định chân cắm cho mạch đếm không đồng bit đếm lên 39 Hình 9: Hình ảnh kết mạch đếm ngược không đồng .40 Hình 10: Hình ảnh kết mạch đếm xi khơng đồng 41 Hình 11: Sơ đồ khối mạch đếm lên/xuống không đồng .42 Hình 12: Sơ đồ nguyên lý mạch đếm lên\xuống không đồng 42 Hình 13: Mạch đếm lên\xuống khơng đồng 43 Hình 14: Phân định chân cắm 4tsrcnt.gdf 44 Hình 15: Hình ảnh kết mạch đếm lên 45 Hình 16: Hình ảnh kết mạch đếm xuống 46 Hình 17: Sơ đồ khối mạch đếm Jonhson 46 Hình 18: Mạch đếm Johnson bit .47 Hình 19: Giải mã cho mạch đếm Jonhson bit 48 Hình 20: Bộ đếm Jonhson bit với giải mã 48 Hình 21: Sơ đồ thời gian đếm Johnson bit với giải mã .49 Hình 22: Bộ đếm Jonhson bit đồng tăng 49 Hình 23: Bộ đếm Jonhson bit đồng tăng với giải mã 50 Hình 24: Sơ đồ thời gian đếm Jonhson bit đồng tăng 50 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn Các tính hiệu đầu vào : c: clock rst: xóa Các tính hiệu đầu : q0, q1, q2, q3, q4, q5, q6, q7, q8, q9 3.3.2 Xây dựng sơ đồ nguyên lý a) Tín hiệu vào: Tín hiệu vào gồm: đầu vào thiết lập lại rst, đầu vào xung đồng hồ c b) Mạch đếm Johnson: Hình 3.18 cho thấy mạch đếm Johnson bit Trong đếm D mạch lật (flip-flops) kết nối nối tiếp thay đổi ghi, với đầu bù Q mạch lật cuối ghép sau cho đầu vào Một đếm Johnson N-bit có 2N trạng thái đầu Hình 18: Mạch đếm Johnson bit c) Bộ giải mã cho mạch đếm Johnson Tập tin 5rctdd.tdf thể hình 3.19 giải mã sử dụng cho giải mã kết đầu mạch đếm Johnson bit 47 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn Hình 19: Giải mã cho mạch đếm Jonhson bit d) Mạch nguyên lí đếm Johnson: Kết hợp mạch hình 3.18 3.19, đếm Johnson bit với giải mã xây dựng hình 3.20 Một vịng đếm điển hình với giải mã CMOS CD4017 mơt đếm thập tiến với 10 đầu giải mã sử dụng rộng rãi ứng dụng đếm tần số điều khiển Hình 20: Bộ đếm Jonhson bit với giải mã 48 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn Hình 21: Sơ đồ thời gian đếm Johnson bit với giải mã Bộ đếm Johnson thực để có độ dài chu trình khơng có nguồn điện cách thay đổi thơng tin phản hồi Hình 3.22 cho thấy đếm bit đồng tăng với độ dài chu trình Tất đầu thu thập cổng NOR cổng đầu bị ràng buộc với đầu vào đầu D0 Các đầu vào D0 nhận tất đầu Sơ đồ thời gian thể hình 3.24 Hình 22: Bộ đếm Jonhson bit đồng tăng 49 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn Hình 23: Bộ đếm Jonhson bit đồng tăng với giải mã Hình 24: Sơ đồ thời gian đếm Jonhson bit đồng tăng 3.3.3 Trình tự thiết kế đếm Jonhson Bước 1: Xây dựng đếm Johnson bit thể hình 3.15 Bước 2: Biên dịch gán chân FPGA cho tín hiệu I/O thiết bị Bạn gán cho đầu vào thiết lập lại (rst) để chuyển mạch logic S1-S3, đầu vào đồng hồ (c) để máy phát xung SWP1-SWP4 máy phát đồng hồ RCOSC2 đầu I73, đếm đầu cho hiển thị đèn LED logic D17-D32 Nếu I73 chọn, đặt đầu nối dây nhẩy LF vị trí I73 JP17 bật núm LFQ ADJ cho thay đổi nhìn thấy trạng thái đầu Thiết kế tải vào hệ thống phát triển CPLD/FPGA CIC-310 Ghi lại hoạt động mạch Bước 3: Xây dựng đếm Johnson bit giải mã thể hình 3.20 lặp lại bước Bước 4: Xây dựng đếm Johnson đồng tăng bit thể hình 3.22 lặp lại bước 50 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn 3.3.4 Kết đạt a) Kết thử nghiệm đếm Johnson bit với giải mã: a) a) b) b) c) c) d) d) Hình 25: Kết thử nghiệm đếm Jonhson bit với giải mã Nhận xét: Bộ đếm Johnson bit với giải mã đếm liên tục hiển thị lên đèn led, đèn sáng dần từ trái qua phải thể cho xung đếm Khi sáng đến LED cuối đếm lặp lại đếm sáng từ đèn tạo thành vòng đếm Khi thay đổi tần số cách xoay núm LFQ ADJ thử nghiệm tốc độ đếm đếm tăng theo độ lớn tần số b) Kết thử nghiệm đếm Johnson bit đồng tăng: a) d) b) e) 51 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn f) c) Hình 26: Kết thử nghiệm đếm Johnson bit đồng tăng Nhận xét: Bộ đếm Johnson bit đồng tăng đầu bị thu thập cổng NOR cổng bị ràng buộc với đầu vào nên tác động xung cách nhấn nút SWP4 đếm thực đếm hiển thị đèn sáng Khi liên tiếp nhấn nhả nút SWP4 thử nghiệm đèn sáng liên xung tác động đèn sáng từ trái qua phải lặp lại liên tục dừng tác động 3.4 Xây dựng đếm mod-N phân đoạn giải mã 3.4.1 Xây dựng sơ đồ khối Hiển thị phân đoạn sử dụng rộng rãi ứng dụng kỹ thuật số đồng hồ kỹ thuật số thiết bị kỹ thuật số Một giải mã cần thiết cho giao tiếp đếm để hiển thị phân đoạn Sơ đồ khối đếm bit giải mã phân đoạn hình 3.27 Hình 27: Sơ đồ khối đến bit giải mã phân đoạn Các tín hiệu đầu vào: clrn: xóa clk: clock en: đầu vào kích Các tín hiệu đàu ra: A, B, C, D, E, F, G 52 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn 3.4.2 Xây dựng sơ đồ mạch nguyên lý a) Tín hiệu đầu vào: Các tín hiệu đầu vào đếm bit giải mã phân đoạn: AIN, BIN, CIN, DIN, Upndn, Enckn, Enpsn, ldn, ckn Các tín hiệu đầu vào đếm BCD giải mã phân đoạn: cken, clk, NCRL b) Bộ đếm đồng bộ: Sử dụng đếm counter 74169 đếm đồng BCD c) Bộ giải mã BCD phân đoạn: Hình 28: Bộ giải mã BCD phân đoạn d) Tín hiệu đầu ra: Các tín hiệu đếm bit giải mã phân đoạn: QAOUT, QBOUT, QCOUT, QDOUT, QEOUT, QFOUT, QGOUT, QC0 Các tín hiệu đếm BCD giải mã phân đoạn: SA1, SB1, SC1, SD1, SE1, SF1, SG1, SA2, SB2, SC2, SD2, SE2, SF2, SG2, SA3, SB3, SC3, SD3, SE3, SF3, SG3, SA4, SB4, SC4, SD4, SE4, SF4, SG4 53 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn e) Sơ đồ ngun lí: Hình 29: Sơ đồ nguyên lí đếm bit giải mã phân đoạn Hình 30: Sơ đồ ngun lí đếm BCD giải mã phân đoạn 3.4.3 Trình tự thiết kế đếm mod-N giải mã BCD phân đoạn Bước 1: Xây dựng sơ đồ nguyên lí đếm hình 3.29 Bước 2: Gán chân FPGA cho đếm bit giải mã phân đoạn đến tín hiệu I/O thiết bị hình 3.31 54 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn Hình 31: Sơ đồ gán chân Bảng 2: Phân định chân cắm đầu vào/ra CIC-310 Tên đầu FPGA LED hiển Công Máy phát Hiển thị tắc S1-1 xung phân vào/ra AIN P01 thị D1 BIN P02 D2 S1-2 CIN P03 D3 S1-3 DIN P04 D4 S1-4 Ldn P06 D5 S1-5 Upndn P07 D6 S1-6 Enckn P08 D7 S1-7 enpsn P09 D8 S1-8 clk P73 QAOUT P64 D25 SA4 QBOUT P65 D26 SB4 QCOUT P66 D27 SC4 Đầu QDOUT P67 D28 SD4 QEOUT P69 D29 SE4 QFOUT P70 D30 SF4 QGOUT P71 D31 SG4 QCO P72 D32 SP4 Đầu vào đoạn Clock 55 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn Bước 3: Biên dịch chương trình Max-Plus II hình 3.32 Hình 32: Biên dịch chương trình Bước 4: Kết nối phần cứng FPGA Bước 5: Load file chương trình vào thử nghiệm FPGA hình 3.33 Và thực chạy chương trình Hình 33: Màn hình load file 56 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn Bước 7: Xây dựng sơ đồ nguyên lí hình 3.30 Bước 8: Gán chân FPGA cho đếm BCD giải mã phân đoạn đến tín hiệu I/O thiết bị hình 3.34 Và lặp lại bước đến bước Hình 34: Sơ đồ gán chân 3.4.4 Kết đạt a) Kết thực nghiệm đếm bit phân đoạn giải mã: 57 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn Hình 35: Kết thử nghiệm đếm bit giải mã phân đoạn Nhận xét: Khi khởi động, đếm đếm liên tục hiển thị kết lên LED hình 3.35 Bộ đếm theo thứ tự tăng dần từ 1, 2, 3, 4, 5, 6, 7, 8, 9, a, b, c, d, e, f sau lặp lại 58 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn trình đếm Khi thay đổi tần số cách xoay núm điều khiển thử nghiệm tốc độ đếm thay đổi b) Kết thực nghiệm đếm BCD giải mã phân đoạn: Hình 36: Kết thực nghiệm đếm BCD giải mã phân đoạn Nhận xét: Khi khởi động đếm bắt đầu đếm hiển thị kết lên led hình 3.36 Bộ đếm đếm liên tục theo thứ tự số thập phân 1, 3, 4, 5, 6, 7, 8, 9, 01, 11, 21, 31, 9999 Khi thay đổi tần số cách xoay núm LFQ ADJ thử nghiệm tốc độ đếm đếm tăng theo độ lớn tần số 59 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn KẾT LUẬN Sau ba tháng nghiên cứu thực hiện, hoàn thành tốt mục tiêu đề thiết kế đếm FPGA thực việc thử nghiệm hệ thống phát triển CIC-310  Những kết đạt được: + Nắm bước trình thiết kế IC + Hiểu rõ hệ thống phát triển CIC-310 + Nắm bắt công nghệ FPGA ngôn ngữ lập trình VHDL + Vận dụng kiến thức học mạch số thiết kế hoàn chỉnh ghi dịch mô thành công  Những hạn chế tồn tại: + Thời gian thực ngắn nên chưa nghiên cứu sâu đếm khác + Phương pháp thực tốn + Trình độ kinh nghiệm thực tế cịn hạn chế nên chưa thể phát triển đề tài tốt 60 Giảng viên hướng dẫn : ThS Lê Minh Đức Sinh viên thực hiện: Mai Xuân Duẩn DANH MỤC TÀI LIỆU THAM KHẢO ThS.Trần Thị Thúy Hà (2006), Điện tử số, Học viện cơng nghệ Bưu viễn thơng, tài liệu lưu hành nội Học viện kỹ thuật quân (2011), Thiết kế Logic số, tài liệu lưu hành nội Nguyễn Kim Giao (2006), Kỹ thuật điện tử số, NXB Đại học Quốc gia Hà Nội Tài liệu hướng dẫn sử dụng phần mềm Max Plus II Lý Thanh Thuận (2000), Sổ tay lập trình VHDL, Tài liệu mạng Nguyễn Thúy Vân (2004), Kỹ thuật số, NXB Khoa học kỹ thuật 61 ... cứu khóa luận ? ?Thiết kế thử nghiệm đếm không đồng sử dụng FPGA? ?? Nội dung khóa luận bao gồm: chương Chương 1: Cơ sở lý thuyết đếm Chương 2: Hệ thống phát triển CIC-310 FPGA Chương 3: Thiết kế đếm. .. mạch đếm không đồng bit đếm lên 37 Hình 5: Phân định chân cắm cho mạch đếm không đồng bit đếm xuống 37 Hình 6: Bộ đếm không đồng bit đếm xuống .38 Hình 7: Bộ đếm không đồng bit đếm lên... Bộ đếm không đồng bộ: mạch đếm mà FF không chịu tác động đồng thời xung Ck thiết kế mạch đếm không đồng ta phải quan tâm đến chiều tác động xung đồng hồ Ck b) Phân biệt theo hệ số đếm: - Bộ đếm