Mã hóa khối không gian thời gian và mô hình hóa trên fpga

Đại Học Quốc Gia Tp Hồ Chí Minh TRƯỜNG ĐẠI HỌC BÁCH KHOA PHAN LÊ VĂN KHOA “MÃ HOÁ KHỐI KHƠNG GIAN-THỜI GIAN VÀ MƠ HÌNH HỐ TRÊN FPGA” Chuyên ngành : Kỹ thuật vô tuyến -điện tử Mã số ngành: 2.07.01 LUẬN VĂN THẠC SĨ Tp Hồ Chí Minh, tháng năm 2006 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH Cán hướng dẫn khoa học: PGS-TS Lê Tiến Thường Cán chấm nhận xét 1: PGS-TS Nguyễn Hữu Phương Cán chấm nhận xét 2: TS Nguyễn Như Anh Luận văn thạc sĩ bảo vệ HỘI ĐỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC SĨ TRƯỜNG ĐẠI HỌC BÁCH KHOA, ngày 14 tháng năm 2006 TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM PHÒNG ĐÀO TẠO SĐH ĐỘC LẬP – TỰ DO – HẠNH PHÚC Tp HCM, ngày tháng năm 2006 NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: Phan Lê Văn Khoa Phái: Nam Ngày, tháng, năm sinh: 25/11/1981 Nơi sinh: Quảng Nam Chuyên ngành: Kỹ thuật vô tuyến-điện tử MSHV:01404332 I- TÊN ĐỀ TÀI: ‘Mã hố khối khơng gian-thời gian mơ hình hố FPGA’ II- NHIỆM VỤ VÀ NỘI DUNG: • Nghiên cứu việc thiết kế mã khối không gian-thời gian trực giao, mã khối không gian-thời gian cận trực giao kênh thơng tin vơ tuyến MIMO • Mơ q trình mã hóa, giải mã cho mã khối khơng gian-thời gian trực giao cận trực giao để thấy ảnh hưởng thông số lên tốc độ lỗi bit loại mã • Thực giải mã mã khối không gian-thời gian kit FPGA Xilinx XUP Virtex II Pro Development System III- NGÀY GIAO NHIỆM VỤ: 22/02/2006 IV- NGÀY HOÀN THÀNH NHIỆM VỤ: 30/06/2006 V- CÁN BỘ HƯỚNG DẪN : PGS.TS LÊ TIẾN THƯỜNG CÁN BỘ HƯỚNG DẪN CN BỘ MÔN QL CHUYÊN NGÀNH Nội dung đề cương luận văn thạc sĩ Hội đồng chuyên ngành thông qua Ngày… tháng… năm 2006 TRƯỞNG PHÒNG ĐT – SĐH TRƯỞNG KHOA QL NGÀNH LỜI CẢM ƠN Tôi xin gửi đến Thầy giáo Lê Tiến Thường lời cảm ơn chân thành Thầy trực tiếp hướng dẫn, tạo điều thuận lợi tài liệu thiết bị để tơi hồn thành luận văn Tôi xin chân thành cảm ơn quý thầy cô Khoa Điện-Điện tử trường Đại học Bách khoa, người truyền đạt kiến thức, định hướng nghiên cứu suốt khóa đào tạo sau đại học Cuối xin cảm ơn gia đình bạn bè giúp đỡ, động viên suốt trình học tập nghiên cứu Xin trân trọng ghi nhớ Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hoá FPGA GVHD: PGS TS Lê Tiến Thường MỤC LỤC Chương 1: GIỚI THIỆU VẤN ĐỀ 1.1 Đặt vấn đề 1.2 Tổng quan tình hình nghiên cứu 1.3 Nội dung nghiên cứu 1.4 Bố cục đề tài 1.5 Ý nghĩa đề tài Chương 2: HỆ THỐNG THÔNG TIN VÔ TUYẾN MIMO 2.1 Kênh truyền hệ thống MIMO 2.1.1 Mơ hình hệ thống MIMO 2.1.2 Entropy thông tin tương hỗ 2.1.3 Dung lượng kênh MIMO 11 2.1.4 Máy phát biết kênh truyền 12 2.1.5 Dung lượng kênh Ergodic 13 2.2 Phân tích xác suất lỗi 14 2.2.1 Phân tích xác suất lỗi kênh SISO 14 2.2.2 Phân tích xác suất lỗi kênh MIMO 16 2.3 Kỹ thuật phân tập 18 2.3.1 Phân tập thời gian 19 2.3.2 Phân tập tần số 19 2.3.3 Phân tập không gian 20 2.3.4 Các phương pháp kết hợp phân tập 20 2.4 Mơ hình thống kê kênh truyền Fading 22 2.4.1 Rayleigh Fading 22 2.4.2 Rician Fading 24 Chương 3: MÃ KHỐI KHÔNG GIAN-THỜI GIAN 25 3.1 Mã Alamouti 25 3.1.1 Sơ đồ kết hợp tỷ số cực đại 25 3.1.2 Sơ đồ phân tập phát 27 3.1.3 Chất lượng sơ đồ Alamouti 30 3.2 Thiết kế mã khối không gian-thời gian trực giao 30 3.2.1 Giải mã khả cực đại kết hợp tỷ số cực đại 30 3.2.2 Thiết kế trực giao thực 31 3.2.3 Thiết kế trực giao thực tổng quát 38 3.2.4 Thiết kế trực giao phức 40 3.2.5 Thiết kế trực giao phức tổng quát 41 3.3 Mã khối không gian-thời gian cận trực giao 45 3.3.1 Giải mã cặp 45 HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS TS Lê Tiến Thường 3.3.2 Một số mã QOSTBCs khác 47 3.3.3 Mã QSOSTBCs cho anten phát 48 3.4 Mã khối không gian-thời gian vi sai 50 3.4.1 Mã hóa vi sai cho anten phát 51 3.4.2 Mã khối không gian-thời gian vi sai chùm thực anten phát 57 3.4.3 Mã hóa khơng gian-thời gian vi sai chùm phức anten phát 60 Chương 4: MƠ PHỎNG VIỆC MÃ HỐ, GIẢI MÃ STBC 63 4.1 Mã hoá 63 4.2 Giải mã 64 4.3 Kết 67 4.3.1 Giao diện chương trình mơ 67 4.3.2 Mã Alamouti 68 4.3.3 Mã khối không gian-thời gian trực giao 69 4.3.4 Mã khối không gian-thời gian cận trực giao 71 4.3.5 Mã khối không gian-thời gian vi sai 72 Chương 5: THỰC HIỆN PHẦN CỨNG BỘ GIẢI MÃ STBC 73 5.1 Ngôn ngữ mô tả phần cứng (HDL) 73 5.1.1 Giới thiệu 73 5.1.2 Sơ đồ luồng thiết kế tổng quát với ngôn ngữ HDL 73 5.1.3 Thiết kế số với VHDL 77 5.2 Công nghệ FPGA 78 5.2.1 Giới thiệu 78 5.2.2 Ứng dụng FPGA 79 5.2.3 Quá trình thực thi FPGA 79 5.2.4 Kit XUP Virtex II Pro Development System 80 5.3 Phần mềm Xilinx ISE 86 5.3.1 Giới thiệu 86 5.3.2 Module tạo CORE 88 5.4 Thực phần cứng cho giải mã STBC 89 5.4.1 Phân tích thiết kế 89 5.4.2 Sơ đồ khối tổng quát 90 5.4.3 Khối UART1 UART2 92 5.4.4 RAM ROM 94 5.4.5 Khối nhân khối cộng 95 5.4.6 Khối tách sóng khả cực đại 95 5.4.7 Khối điều khiển 96 5.4.8 Kết việc tổng hợp thực thi 97 Chương 6: KẾT LUẬN 100 6.1 Kết luận 100 HVTH: KS Phan Lê Văn Khoa Mã hoá khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS TS Lê Tiến Thường 6.2 Hướng mở rộng đề tài 100 TÀI LIỆU THAM KHẢO 102 PHỤ LỤC i A Tính tốn số thực i B Các công thức giải mã vi HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS TS Lê Tiến Thường DANH SÁCH CÁC HÌNH Hình 2.1 Mơ hình hệ thống MIMO Hình 2.2 Phương pháp kết hợp lựa chọn 21 Hình 2.3 Phương pháp kết hợp khố 21 Hình 2.4 Phương pháp kết hợp tỷ số cực đại 22 Hình 3.1 Kết hợp tỷ số cực đại hai nhánh phía thu 26 Hình 3.2 Bộ giải mã M anten thu 28 Hình 3.3 Phân tập phát hai nhánh với anten thu 29 Hình 3.4 Phân tập phát hai nhánh với hai anten thu 29 Hình 3.5 Sơ đồ khối mã hoá cho OSTBC 41 Hình 3.6 Bộ mã hố khối khơng gian-thời gian vi sai 52 Hình 4.1 Sơ đồ giải thuật hệ thống mô 66 Hình 4.2 Giao diện chương trình mơ .67 Hình 4.3 Giao diện mã hoá, giải mã 67 Hình 4.4 Giao diện vẽ đồ thị BER 68 Hình 4.5 Đồ thị BER mã Alamouti 68 Hình 4.6 BER trường hợp 1bit/s/Hz 69 Hình 4.7 BER trường hợp 2bit/s/Hz 69 Hình 4.8 BER trường hợp 3bits/s/Hz 70 Hình 4.9 BER trường hợp mã cận trực giao tốc độ bits/s/Hz, anten thu 71 Hình 4.10 BER trường hợp mã cận trực giao tốc độ bits/s/Hz, anten thu.71 Hình 5.1 Sơ đồ luồng thiết kế phần cứng tổng quát 75 Hình 5.2 Quá trình tổng hợp thiết kế phần cứng VHDL 76 Hình 5.3 Mô tả mức chuyển ghi 76 Hình 5.4 Các bước tổng hợp mô tả VHDL RTL 77 Hình 5.5 Kiến trúc tổng quát FPGA 79 Hình 5.6 Quá trình thực thi FPGA 80 Hình 5.7 Board Xilinx XUP Virtex II Pro Development System 81 Hình 5.8 Sơ đồ khối board XUP Virtex II Pro Development System 82 Hình 5.9 Kiến trúc tổng quát Virtex-II Pro 82 Hình 5.10 Kiến trúc khối xử lý [20] 83 Hình 5.11 Phần tử CLB Virtex-II Pro 84 Hình 5.12 Cấu hình slice Virtex-II Pro .84 Hình 5.13 Khối nhân khối BSR+Memory 85 Hình 5.14 Khối nhân 18 bits .85 Hình 5.15 Phân phối clock Virtex-II Pro 86 Hình 5.16 Các cơng cụ CAD FPGA Xilinx 87 Hình 5.17 Giao diện Project Navigator 88 Hình 5.18 Chương trình tạo core nhớ ROM 89 Hình 5.19 Mơ hình thực phần cứng 90 Hình 5.20 Sơ đồ giải thuật hệ thống thực thi 91 Hình 5.21 Sơ đồ khối hệ thống thực thi 92 Hình 5.22 Khối giao tiếp UART1 .93 Hình 5.23 Sơ đồ máy trạng thái khối UART1 93 Hình 5.24 Khối giao tiếp UART2 .94 HVTH: KS Phan Lê Văn Khoa Mã hoá khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS TS Lê Tiến Thường Hình 5.25 Sơ đồ máy trạng thái khối UART2 94 Hình 5.26 Khối RAM_BLOCK ROM_BLOCK 95 Hình 5.27 Khối nhân khối cộng 95 Hình 5.28 Khối tách sóng khả cực đại (Maximum Likelihood) 95 Hình 5.29 Chùm QPSK 96 Hình 5.30 Khối điều khiển 96 Hình 5.31 Sơ đồ mạch hệ thống thực thi 99 DANH SÁCH CÁC BẢNG Bảng 3.1 Giá trị hàm ρ (N ) 32 Bảng 3.2 Ký tự truyền giải thuật mã hóa vi sai 55 Bảng 5.1 Các thông số cho họ Virtex-II Pro XC2VP30-FF896 .82 HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS TS Lê Tiến Thường TÓM TẮT LUẬN VĂN THẠC SĨ Trong hệ thống thông tin vô tuyến hệ sau, với kết hợp Internet ứng dụng đa phương tiện ngày có dịch vụ yêu cầu tốc độ cao băng rộng Bởi phổ tần bị giới hạn nên việc thiết kế nhiều kỹ thuật có hiệu mang lại tốc độ liệu cao Những nghiên cứu gần lý thuyết thơng tin thấy lợi ích lớn dung lượng kênh thông tin vô tuyến đạt hệ thống MIMO Kênh MIMO xây dựng với dãy anten hai đầu kết nối vơ tuyến Mã hóa khơng gian-thời gian, tên gọi nó, bao gồm việc mã hóa qua không gian thời gian, hướng đến giới hạn dung lượng kênh MIMO Mã khối không gian-thời gian loại mã không gian-thời gian, kỹ thuật phân tập phát đơn giản hệ thống MIMO Luận văn trình bày phương pháp mã hóa mã khối không gian-thời gian ứng dụng hệ thống thơng tin vơ tuyến Các mơ cho mã khối không gian-thời gian trực giao, cận trực giao, kết hợp điều chế vi sai đưa luận văn Hiệu suất mã khối không gian-thời gian mô kênh Rayleigh fading phẳng sử dụng nhiều anten phát Dữ liệu mã hóa mã không gian-thời gian chia thành nt chuỗi phát nt anten Giải mã khả cực đại cách đơn giản để tách sóng tín hiệu phát từ anten khác Phương pháp tách sóng sử sụng cấu trúc trực giao mã khối không gian-thời gian dựa việc xử lý tuyến tính máy thu Luận văn đưa giải thuật mã hóa, giải mã cho mã khác kết kết mô mã Từ cho thấy việc sử dụng việc mã hóa khối khơng gian thời gian mang lại xác suất lỗi thấp Dựa kết đó, luận văn thực thiết kế giải mã mã khối không gian-thời gian Việc thực thi xây dựng hệ thống với hai anten phát hai anten thu Bộ giải mã thực thi board XUP Virtex II Pro Development System hãng Xilinx HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường với hệ thống lớn hơn, cách thiết kế trở nên cồng kềnh khơng khả thi Hình 5.30 khối controlunit thiết kế mã VHDL 5.4.8 Kết việc tổng hợp thực thi Sau viết mã RTL cho khối, khối rời rạc kết nối thành hệ thống hồn chỉnh tiện ích đồ họa có sẵn phần mềm Xilinx 7.1i Sau ta tiến hành tổng hợp khối công cụ tổng hợp XST Xilinx 7.1i Kết trình tổng hợp thực thi cho Device Utilization Summary Logic Utilization Used Available Utilization Number of Slice Flip Flops: 1,398 27,392 5% Number of input LUTs: 4,313 27,392 15% Number of occupied Slices: 2,408 13,696 17% Number of Slices containing only related logic: 2,408 2,408 100% 2,408 0% Total Number input LUTs: 4,544 27,392 16% Number used as logic: 4,313 Note(s) Logic Distribution: Number of Slices containing unrelated logic: Number used as a route-thru: 231 Number of bonded IOBs: 556 1% Number of PPC405s: 0% Number of Block RAMs: 136 1% Number of GCLKs: 16 6% Number of GTs: 0% Number of GT10s: 0 0% Timing Summary: Speed Grade: -6 Minimum period: 9.472ns (Maximum Frequency: 105.569MHz) Minimum input arrival time before clock: 5.811ns Maximum output required time after clock: 3.670ns Maximum combinational path delay: No path found Chương 5: Thực phần cứng giải mã STBC 97 HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường Sau thiết kế tổng hợp xong mơ hình phần cứng, cấu hình phần cứng giải mã mã khối không gian-thời gian nạp vào chip FPGA Virtex-II ProTM XC2VP30-FF896 board Xilinx XUP Virtex II Pro Development System Kết phần thiết kế chiếm 17% tài nguyên chip, tần số hoạt động chip 105.6 MHz Máy tính tạo chuỗi bit ngẫu nhiên (hàm random), chuỗi bit ánh xạ thành chuỗi ký tự ( ký tự thuộc chùm phức, QPSK), chuỗi ký tự đến mã hố khối khơng gian-thời gian biến đổi thành hai chuỗi ký tự phát hai anten Hai chuỗi ký tự đưa qua kênh truyền fading sau cộng nhiễu AWGN Tín hiệu thu hai anten thu tính theo cơng thức (3.11) Sau máy tính gửi giá trị tín hiệu thu giá trị ước lượng kênh truyền xuống board FPGA Board FPGA có nhiệm vụ giải mã tín hiệu, đồng thời gửi liệu ngược máy tính Kết nhận chuỗi giải mã chuỗi bit phát Ta so sánh hai chuỗi bit để thấy kết giải mã Đồng thời kết thực thi phần cứng so sánh với kết mô Matlab Ta thấy kết thực thi phần cứng mô giống Khi tỷ số tính hiệu nhiễu thấp, ví dụ 5dB xác suất lỗi bit khoảng 4.10 −3 (1000 bit sai bit) (như hình 4.4) kết thấy bit sai Nguyên nhân dẫn đến việc giống việc tính tốn cho khối giải mã phần cứng máy tính xử lý số thực 32 bit (floating point) Chương 5: Thực phần cứng giải mã STBC 98 HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường Hình 5.31 Sơ đồ mạch hệ thống thực thi Chương 5: Thực phần cứng giải mã STBC 99 HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường Chương 6: KẾT LUẬN 6.1 Kết luận Trong khoảng thời gian nghiên cứu thực đề tài, luận văn đạt kết định sau: Tím hiểu hệ thống thơng tin vơ tuyến MIMO Luận văn sâu nghiên cứu mã khối không gian-thời gian Mã Alamouti mã đặc trưng, đại diện cho STBC Alamouti mở rộng sơ đồ phân tập cho hai anten phát-nhiều anten thu (M), giải thuật cung cấp bậc phân tập 2M mà không cần đường phản hồi từ máy thu Luận văn nghiên cứu cách thiết kế trực giao cho mã khối không gian-thời gian Việc trực giao tạo nên giải mã đơn giản, máy thu sử dụng phương pháp giải mã khả cực đại Cách thiết kế trực giao phức mà đạt phân tập cực đại tốc độ cực đại dừng lại số anten phát hai Một khái niệm “cận trực giao” (Quasi-Orthogonal) cho mã khối không gian-thời gian Đối với loại mã việc giải mã thực cho cặp ký tự Việc giải mã phức tạp mã khối trực giao, nhiên mã có ưu điểm cung cấp phân tập cực đại tốc độ cực đại có xác suất lỗi bit (BER) thấp vùng SNR nhỏ 25dB Đối với hệ thống mà phát lẫn thu khơng biết trạng thái kênh truyền mã hố khối khơi gian-thời gian kết hợp với điều chế vi sai giải pháp Sơ đồ áp dụng cho nhiều anten, việc giải mã đơn giản Luận văn mô loại mã không gian-thời gian trực giao, cận trực giao khác Tìm hiểu board FPGA Xilinx XUP Virtex II Pro Development System Thông qua ngôn ngữ VHDL viết phần mềm ISE 7.1i Xilinx luận văn thực giải mã STBC cho hệ thống anten phát anten thu sử dụng kiểu điều chế QPSK kit FPGA Xilinx XUP Virtex II Pro Development System 6.2 Hướng mở rộng đề tài Từ mã khối không-gian thời gian đời, nhiều nghiên cứu tập trung vào việc tìm kiếm loại mã khác cho có ưu điểm đầy đủ phân tập, mã hố tốt Về mơ phỏng, luận văn dừng lại việc mô loại mã khối không gian-thời gian môi trường fading phẳng Về thực phần cứng, luận văn Chương 6: Kết luận 100 HVTH: KS Phan Lê Văn Khoa Mã hoá khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường mơ hình giải thuật giải mã lên phần cứng không thực cho hệ thống thu phát thời gian thực Dựa vào kết đạt định nêu trên, xin đề xuất hướng để mở rộng đề tài mô thực phần cứng: Nghiên cứu việc móc nối mã khối khơng-gian thời gian với mã chẳng hạn mã TCM, mã Turbo hay mã lưới Ghép kênh phân chia tần số trực giao chống lại nhiễu liên ký tự (ISI) Việc kết hợp mã hố khối khơng gian-thời gian ghép kênh phân chia tần số trực giao (OFDM) đạt kết tốt cho hệ thống Khảo sát việc kết hợp mã khối không gian-thời gian cận trực giao (QOSTBC) kết hợp với điều chế vi sai Khảo sát mã khối không gian-thời gian môi trường fading tần số chọn lọc, kênh fading nhanh, fading tương quan Xây dựng mã hoá cho hệ thống với nhiều anten (>2) đồng thời kết hợp kit FPGA với số mạch DSP để hoàn chỉnh hệ thống thu phát băng rộng Chương 6: Kết luận 101 HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường TÀI LIỆU THAM KHẢO [1] Emre Telatar, “Capacity of multi-antenna Gaussian channels”, Technical Memorandum, Bell Laboratories, Oct 1995 [2] Erik G.Larsson and Petre Stoica, “Space-time block coding for Wireless Communications”, Cambridge University Press, 2003, ISBN: 0521824567 [3] G J Foschini Js and M J Gans: “On the Limit of Wireless Communication in a Fading Environment when Using Multiple Antennas”, Wireless Personal Communications, Vol 6, pp 311, 1998 [4] H Jafarkhani, “A quasi-orthogonal space-time block code”, IEEE Transaction Communication, vol 49, no 1, pp 1–4, Jan 2001 [5] H Jafarkhani, “Space-Time Coding Theory and Practice”, Cambridge University Press, 2005, ISBN: 0521842913 [6] Hamid Jafarkhani, Vahid Tarokh, “Multiple Antenna Differential Detection from Generate Orthogonal Design”, IEEE Transaction Information Theory, Vol 47, pp 2626÷2631, 2001 [7] Mohinder Jankiraman, “Space-Time Codes and MIMO Systems”, Artech Hourse Inc, 2004, ISBN: 1-58053-865-7 [8] Proakis, J G, “Digitals Communication”, McGraw Hill Inc New York, 2001, ISBN: 0-07-113814-5 [9] S M Alamouti: “A Simple Transmit Diversity Technique for Wireless Communications”, IEEE Journal on select Areas in Communications, Vol 16, pp 1451÷1458, 1998 [10] Sumeet Sandhu, Arogyaswamii Paulraj: “Space-Time Block Codes vs Space-Time Trellis Codes”, Proceedings of ICC, 2001 [11] V Tarokh, H Jafarkhani and A R Calderbank: “Space-Time Block Coding from Orthogonal Designs”, IEEE Transaction Information Theory, Vol 45, pp 1456÷1467, 1999 [12] V Tarokh, H Jafarkhani and A R Calderbank: “Space-Time Block Coding for Wireless Communications: Performance Results” IEEE Journal on Select Areas in Communication, Vol 17, pp 451÷460, 1999 [13] V Tarokh, N Seshadri, and A R Calderbank: “Space-Time Codes for High Data Rates Wireless Communications: Performance Criterion and Code Construction”, IEEE Transaction Information Theory, Vol 44, pp 744÷765, 1998 102 HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường [14] V Tarokh and H Jafarkhani, “A differential detection scheme for transmit diversity,” IEEE Journal on Select Areas in Communication, vol 18, pp 1169–1174, 2000 [15] Vucetic, B., and J Yuan, “Space-Time Coding”, Chichester, UK: John Wiley & Sons, 2003, ISBN: 0470847573 [16] Patrick Murphy, J Patrick Frantz and Chris Dick, “The Implementation and Evaluation of an FPGA Based Multiple Antenna Wireless Communications System” Appeared at University of Texas WNCG Wireless Networking Symposium, Austin, TX, October 2003 [17] K Skahill, “VHDL for Programmable Logic”, Addison Wesley Longman Inc, 1996, ISBN: 0201895862 [18] S Kuo, I V McLoughlin and K Mehrotra, “Reconfigurable Processing Framework for Space-Time Block Codes”, Proc Aust Telecomms And Network Apps Conf Melbourne, Australia, December, 2003 [19] K Mehrotra, I V Mcloughlin, “Time Reversal Space-Time Block Coding with Channel Estimation and Synchronization errors”, Submitted for publication in ATNAC 2003 [20] C Dick, F Harris, and M Rice, “Synchronization in software radios - carrier and timing recovery using FPGAs” in Proceedings of 2000 IEEE Symposium on Field Programmable Custom Computing Machines, April 2000 [21] P Murphy, F Lou, and J Patrick Frantz, “A hardware testbed for the implementation and evaluation of MIMO algorithms” in Proceedings of the 2003 Conference on Mobile and Wireless Communications Networks, October 2003 [22] F Harris andM Rice, “Multirate digital filters for symbol timing synchronization in software defined radios” IEEE Journal on Select Areas in Communications, vol.19, pp 2346–2357, December 2001 [23] Xilinx University Program Virtex-II Pro Development System, “Hardware Reference Manual”, version 1.0, 08/03/2005 [24] Xilinx Company, “Virtex-II Pro and Virtex-II Pro X FPGA User Guide(v4.0)” 23/03/2005 [25] Xilinx Company, “Virtex-II Pro and Virtex-II Pro X Platform FPGAs: Complete Data Sheet(v4.5)”, 10/10/2005 [26] www.xilinx.com 103 HVTH: KS Phan Lê Văn Khoa Mã hoá khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường PHỤ LỤC A Tính tốn số thực A.1 Biểu diễn theo chuẩn IEEE 754 Một số thực N có giá trị N=(-1)S x 2E-127 x (1.M) biểu diễn theo chuẩn IEEE 754 với độ xác đơn (single precision) 32 bit sau: S E M S: bit dấu E: số mũ, 0Ye: dịch phải Ym để tạo thành Ym x 2Ye-Xe B2: Tính tổng hai phần định trị Xm x 2Xe-Ye + Ym Xm + Ym x 2Ye-Xe ii HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường B3: Nếu kết chuẩn hóa tiếp đến bước 4, chưa thực q trình chuẩn hóa: Dịch trái kết giảm số mũ kết (vd: kết 0.001… ) hay Dịch phải kết tăng số mũ kết (vd: kết 10.1……) Tiếp tục bit ẩn B4: Kiểm tra phần số mũ kết quả: Nếu lớn số mũ lớn cho phép trả lỗi tràn số mũ Nếu nhỏ số mũ nhỏ cho phép trả lỗi số mũ B5: Nếu phần định trị kết 0, thiết lập phần số mũ để trả số b) Ví dụ Cộng hai số thực X Y biểu diễn dạng dấu chấm động sau: X = 2345.12510 biểu diễn 10001010 00100101001001000000000 Y= 0.75 10 biểu diễn 01111110 10000000000000000000000 (1): Canh chỉnh điểm nhị phân Dấu kết quả: Xe>Ye nên phần mũ kết = Xe = 10001010 = 13810 Xe-Ye = 10001010 – 01111110 = 00001100 = 1210 Dịch phải Ym 1210 vị trí để tạo thành Ym x 2Ye-Xe = Ym x 2-12 = 0.00000000000110000000000 (2) Cộng hai phần định trị: Xm + Ym x 2-12 = 1.00100101001001000000000 + 0.00000000000110000000000 = 1.00100101001111000000000 (3) Đã chuẩn hoá chưa? Rồi (4) Tràn? Không Dưới ngưỡng? Không (5) Kết 0? Không Vậy kết iii HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường 10001010 00100101001111000000000 Tương ứng với số thập phân 1.00100101001111000000000 x 2138-127 = 1.00100101001111000000000 x 211= 100100101001 111000000000 = 2345.87510 A.3 Phép cộng hai số thực trái dấu a) Giải thuật Giả sử hai toán hạng dạng IEEE 754, thực phép trừ dấu chấm động: Kết = X - Y = (Xm x 2Xe) - (Ym x 2Ye) theo bước sau: B1: Canh chỉnh điểm nhị phân: Số mũ kết quả: số lớn Xe Ye Tính: Xe-Ye Ye-Xe Nếu Ye>Xe: dịch phải Xm để tạo thành Xm x 2Xe-Ye Nếu Xe>Ye: dịch phải Ym để tạo thành Ym x 2Ye-Xe B2: Dấu kết dấu số không bị dịch (số lớn) Tính hiệu hai phần định trị Ym-Xm x 2Xe-Ye Xm - Ym x 2Ye-Xe B3: Nếu kết chuẩn hóa tiếp đến bước 4, chưa thực q trình chuẩn hóa: Dịch trái kết giảm số mũ kết (vd: kết 0.001… ) hay Dịch phải kết tăng số mũ kết (vd: kết 10.1……) Tiếp tục bit ẩn B4: Kiểm tra phần số mũ kết quả: Nếu lớn số mũ lớn cho phép trả lỗi tràn số mũ Nếu nhỏ số mũ nhỏ cho phép trả lỗi số mũ B5: Nếu phần định trị kết 0, thiết lập phần số mũ để trả số b) Ví dụ Cộng hai số thực X Y biểu diễn dạng dấu chấm động sau: X = -2345.12510 biểu diễn 10001010 00100101001001000000000 Y= 0.75 10 biểu diễn 01111110 10000000000000000000000 iv HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường (1): Canh chỉnh điểm nhị phân Xe>Ye nên phần mũ kết = Xe = 10001010 = 13810 Xe-Ye = 10001010 – 01111110 = 00001100 = 1210 Dịch phải Ym 1210 vị trí để tạo thành Ym x 2Ye-Xe = Ym x 2-12 = 0.00000000000110000000000 (2) Dấu kết dấu trừ Trừ hai phần định trị: Xm - Ym x 2-12 = 1.00100101001001000000000 - 0.00000000000110000000000 = 1.00100101000011000000000 (3) Đã chuẩn hố chưa? Rồi (4) Tràn? Khơng Dưới ngưỡng? Không (5) Kết 0? Không Vậy kết 10001010 00100101000011000000000 Tương ứng với số thập phân -1.00100101001111000000000 x 2138-127 = -1.00100101001111000000000 x 211= -100100101000 011000000000 = 2344.37510 A.4 Phép nhân hai số thực Giải thuật Giả sử toán hạng dạng dấu chấm động, thực phép nhân: Kết = R = X * Y = (-1)Xs(Xm x 2Xe) * (-1)Ys(Ym x 2Ye) B1: Nếu hai toán hạng 0, trả kết 0, không thực bước B2: Tính dấu kết quả: Xs XOR Ys B3: Tính phần định trị kết Nhân phần định trị: Xm*Ym (dùng phép dịch) Làm tròn kết số bit cho phép phần định trị v HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường B4: Tính số mũ kết = Xe + Ye – 127 B5: Chuẩn hóa cần thiết B6: Kiểm tra số mũ kết xem có overflow/underflow B Các công thức giải mã Trong phần phụ lục công thức giải mã cho G 3, G , H , H B.1 Giải mã cho G : -Tín hiệu s1 : m ⎡m j * ⎤ ⎛ * * j j j * j * j * ( ) + + + + + − + − + ⎜ r α r α r α ( r ) α ( r ) α ( r ) α s α i, j ∑∑ 1, j 2, j 3, j ⎥ ⎢∑ 1, j 2 , j 3, j ⎜ j =1 i =1 ⎣ j =1 ⎦ ⎝ ⎞ ⎟⎟ s1 ⎠ -Tín hiệu s : m ⎤ ⎡m j * ⎛ j * j * j * j * j * ( ) − + + − + − + − + ⎜ r α r α r α ( r ) α ( r ) α ( r ) α s αi, j ∑∑ 2, j 1, j 3, j ⎥ ⎢∑ 2, j 1, j 3, j ⎜ j =1 i =1 ⎣ j =1 ⎦ ⎝ ⎞ ⎟⎟ s2 ⎠ -Tín hiệu s3 : m ⎤ ⎡m j * ⎛ j * j * j * j * j * ⎢∑ (r1 α 3, j − r3 α1, j − r4 α 2, j + ( r5 ) α 3, j − ( r7 ) α1, j − ( r8 ) α , j )⎥ − s3 + ⎜⎜ − + 2∑∑ α i , j j =1 i =1 ⎣ j =1 ⎦ ⎝ ⎞ ⎟⎟ s3 ⎠ -Tín hiệu s : m ⎡m ⎤ ⎛ j * j * j * j * j * j * ⎢∑ (− r2 α 3, j + r3 α , j − r4 α1, j − ( r6 ) α 3, j + ( r7 ) α , j − ( r8 ) α1, j )⎥ − s4 + ⎜⎜ − + 2∑∑ α i , j j =1 i =1 ⎣ j =1 ⎦ ⎝ ⎞ ⎟⎟ s4 ⎠ B.2 Giải mã cho G : -Tín hiệu s1 : m ⎡m j * ⎤ ⎛ j * j * j * j * j * j * ⎢∑ (r1 α1, j + r2 α , j + r3 α 3, j + (r5 ) α1, j + (r6 ) α , j + (r7 ) α 3, j + ( r8 ) α , j )⎥ − s1 + ⎜⎜ − + 2∑∑ α i , j j =1 i =1 ⎣ j =1 ⎦ ⎝ ⎞ ⎟⎟ s1 ⎠ -Tín hiệu s : m 2⎞ ⎡m j * ⎤ ⎛ j * j * j * j * j * j * j * ⎢∑ (r1 α , j − r2 α1, j − r3 α 4, j + r4 α 3, j + (r5 ) α , j − ( r6 ) α1, j − (r7 ) α , j + (r8 ) α 3, j )⎥ − s2 + ⎜⎜ − + 2∑∑ α i , j ⎟⎟ s2 j =1 i =1 ⎣ j =1 ⎦ ⎝ ⎠ -Tín hiệu s3 : vi HVTH: KS Phan Lê Văn Khoa Mã hố khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường m ⎤ ⎛ ⎡m j * j * j * j * j * j * j * j * ⎢∑ (r1 α 3, j + r2 α , j − r3 α1, j − r4 α , j + (r5 ) α 3, j + (r6 ) α , j − ( r7 ) α1, j − ( r8 ) α , j )⎥ − s3 + ⎜⎜ − + 2∑∑ α i , j j =1 i =1 ⎦ ⎝ ⎣ j =1 ⎞ ⎟⎟ s3 ⎠ -Tín hiệu s : m ⎛ ⎤ ⎡m j * j * j * j * j * j * j * j * ⎢∑ (− r1 α , j − r2 α 3, j + r3 α , j − r4 α1, j − (r5 ) α , j − ( r6 ) α 3, j + ( r7 ) α , j − ( r8 ) α1, j )⎥ − s4 + ⎜⎜ − + 2∑∑ α i , j j =1 i =1 ⎝ ⎦ ⎣ j =1 ⎞ ⎟⎟ s4 ⎠ B.3 Giải mã cho H : -Tín hiệu s1 : m ⎡m⎛ j * ( r4j − r3j )α 3*, j (r3 j + r4j )*α 3, j ⎞⎤ ⎛ j ⎟ ⎜ r α ( r ) α s αi, j ⎜ − + − + + + − ⎢∑ ⎜ 1, j ∑∑ 2, j ⎜ ⎟⎥ 2 j =1 i =1 ⎝ ⎢⎣ j =1 ⎝ ⎠⎥⎦ ⎞ ⎟⎟ s1 ⎠ -Tín hiệu s : m ⎡m⎛ j * (r4j + r3j )α 3*, j (− r3j + r4j )*α 3, j ⎞⎤ ⎛ j * ⎟⎥ − s2 + ⎜⎜ − + 2∑∑ α i , j ⎜ + ⎢∑ ⎜ r1 α , j − (r2 ) α1, j + ⎟ 2 j =1 i =1 ⎝ ⎠⎦⎥ ⎣⎢ j =1 ⎝ ⎞ ⎟⎟ s2 ⎠ -Tín hiệu s3 : m ⎡ m ⎛ (r1 j + r2j )α 3*, j (r3j )* (α1, j + α , j ) (r4j )* (α1, j − α , j ) ⎞⎤ ⎛ ⎟ ⎜ s α i, j ⎜ − + − + + + ⎢∑ ⎜ ∑∑ ⎜ ⎟⎥ 2 j =1 i =1 ⎝ ⎢⎣ j =1 ⎝ ⎠⎥⎦ ⎞ ⎟⎟ s3 ⎠ B.4 Giải mã cho H : -Tín hiệu s1 : m ⎡m⎛ j * ( r4j − r3 j )(α 3*, j − α 4*, j ) ( r3j + r4j )* (α 3, j + α , j ) ⎞⎤ ⎛ j ⎜ ⎟⎥ − s1 + ⎜⎜ − + ∑∑ α i , j − ⎢∑ ⎜ r1 α1, j + (r2 )α , j + ⎟ 2 j =1 i =1 ⎝ ⎢⎣ j =1 ⎝ ⎠⎥⎦ ⎞ ⎟⎟ s1 ⎠ -Tín hiệu s : m ⎡m⎛ j * ( r4j + r3j )(α 3*, j − α 4*, j ) ( − r3j + r4j )* (α 3, j + α , j ) ⎞⎤ 2⎞ ⎛ j * ⎜ ⎟⎥ − s2 + ⎜⎜ − + 2∑∑ α i , j ⎟⎟ s2 − + + ⎢∑ ⎜ r1 α , j ( r2 ) α1, j ⎟ 2 j =1 i =1 ⎝ ⎠ ⎢⎣ j =1 ⎝ ⎠⎥⎦ -Tín hiệu s3 : m ⎡ m ⎛ ( r1 j + r2j )α 3*, j ( r1 j − r2j )α 4*, j (r3j )* (α1, j + α , j ) ( r4j )* (α1, j − α , j ) ⎞⎤ ⎛ ⎟⎥ − s3 + ⎜⎜ − + 2∑∑ α i , j + + + ⎢∑ ⎜⎜ ⎟ 2 2 j =1 i =1 ⎝ ⎠⎦⎥ ⎣⎢ j =1 ⎝ vii ⎞ ⎟⎟ s3 ⎠ HVTH: KS Phan Lê Văn Khoa Mã hoá khối khơng gian-thời gian mơ hình hố FPGA GVHD: PGS.TS Lê Tiến Thường LÝ LỊCH TRÍCH NGANG Họ tên: PHAN LÊ VĂN KHOA Ngày sinh: 25/11/1981 Lý lịch: Nơi sinh Thường trú : Tổ 13 Phường An Hải Bắc, Quận Sơn Trà, Thành phố Đà Nẵng Tạm trú : 18A/319 Chung cư Huỳnh Văn Chính, Phường Phú Trung, Quận Tân Phú, Thành phố Hồ Chí Minh Dân tộc Điện thoại : 0905.173.311 : Thị trấn Hà Lam, Huyện Thăng Bình, Tỉnh Quảng Nam : Kinh Tôn giáo: Không Email: khoaphanlevan@yahoo.com Quá trình đào tạo: Đại học Chế độ học : Chính quy Thời gian học: Từ 5/9/1999 đến 30/4/2004 Nơi học : Trường Đại học Bách Khoa, Thành phố Hồ Chí Minh Ngành học : Điện tử-Viễn thơng Cao học Chế độ học : Chính quy Thời gian học: Từ 5/9/2004 đến Nơi học : Trường Đại học Bách Khoa, Thành phố Hồ Chí Minh Ngành học : Kỹ thuật Vơ tuyến-Điện tử Q trình cơng tác 9/2004-12/2004: Cơng tác trường Cao Đẳng Công Nghiệp 4, Tp HCM viii HVTH: KS Phan Lê Văn Khoa ... tuyến Mã hóa khơng gian- thời gian, tên gọi nó, bao gồm việc mã hóa qua khơng gian thời gian, hướng đến giới hạn dung lượng kênh MIMO Mã khối không gian- thời gian loại mã không gian- thời gian, ... TÊN ĐỀ TÀI: ? ?Mã hố khối khơng gian- thời gian mơ hình hố FPGA? ?? II- NHIỆM VỤ VÀ NỘI DUNG: • Nghiên cứu việc thiết kế mã khối khơng gian- thời gian trực giao, mã khối không gian- thời gian cận trực... q trình mã hóa, giải mã cho mã khối không gian- thời gian trực giao cận trực giao để thấy ảnh hưởng thông số lên tốc độ lỗi bit loại mã • Thực giải mã mã khối không gian- thời gian kit FPGA Xilinx