Chương 4 giúp người học hiểu về Mạch logic tổ hợp. Nội dung trình bày cụ thể gồm có: Khái niệm chung, phân tích mạch logic tổ hợp, thiết kế mạch logic tổ hợp, mạch số học, bộ ghép kênh và tách kênh, mạch tạo và kiểm tra chẵn lẻ, mạch mã hóa và giải mã, đơn vị số học và logic (ALU).
THIẾT KẾ MẠCH LOGIC 2016 MẠCH LOGIC TỔ HỢP BÀI Nội dung Khái niệm chung Phân tích mạch logic tổ hợp Thiết kế mạch logic tổ hợp Mạch số học Bộ ghép kênh tách kênh Mạch tạo kiểm tra chẵn lẻ Mạch mã hóa giải mã Đơn vị số học logic (ALU) Hazzards THIẾT KẾ MẠCH LOGIC 2016 Khái niệm chung Đặc điểm mạch tổ hợp • Giá trị tín hiệu đầu phụ thuộc vào tổ hợp giá trị tín hiệu đầu vào thời điểm xét • Cấu trúc gồm cổng logic, khơng gồm phần tử nhớ Vậy mạch điện cổng mạch logic mạch tổ hợp Phương pháp biểu diễn chức logic • Các phương pháp thường dùng hàm số logic, bảng trạng thái, bảng Cac nô, đồ thị thời gian dạng xung • Vi mạch cỡ nhỏ (SSI) thường biểu diễn hàm logic • Vi mạch cỡ vừa (MSI) thường biểu diễn bảng trạng thái Khái niệm chung (2) Phương pháp biểu diễn chức logic (tiếp) • Sơ đồ khối tổng quát mạch logic tổ hợp: • Có thể có n lối vào m lối • Mỗi lối hàm biến vào • Quan hệ vào, thể hệ phương trình tổng quát sau: Y0 = f0(x0, x1, …, xn-1); … Y1 = f1(x0, x1, …, xn-1); … • Lưu ý: hàm mạch logic tổ hợp phụ thuộc biến vào mà không phụ thuộc vào trạng thái mạch trạng thái tồn thời gian có tác động vào • Dạng mạch logic tổ hợp phong phú, phạm vi ứng dụng chúng rộng THIẾT KẾ MẠCH LOGIC 2016 Phân tích mạch logic tổ hợp - Định nghĩa: đánh giá, phê phán mạch Trên sở đó, rút gọn, chuyển đổi dạng thực mạch điện để có lời giải tối ưu theo nghĩa - Mạch tổ hợp bao gồm hai hay nhiều tầng, mức độ phức tạp của mạch khác - Thực hiện: • Nếu mạch đơn giản: ta tiến hành lập bảng trạng thái viết biểu thức rút gọn, tối ưu (nếu cần) vẽ lại mạch điện • Nếu mạch phức tạp : ta tiến hành phân đoạn mạch để viết biểu thức rút gọn, tối ưu (nếu cần) vẽ lại mạch điện Ví dụ Phân tích mạch logic tổ hợp với sơ đồ logic sau? Bảng trạng thái mô tả hoạt động mạch Viết biểu thức rút gọn, tối ưu (nếu cần) vẽ lại mạch điện THIẾT KẾ MẠCH LOGIC 2016 Thiết kế mạch logic tổ hợp toán ngược với toán phân tích Nội dung thiết kế thể theo sau: Phân tích tốn cho để gắn hàm biến, xác lập mối quan hệ logic hàm biến đó; Lập bảng trạng thái tương ứng; Từ bảng trạng thái viết trực tiếp biểu thức đầu thiết lập bảng Cac nô tương ứng; Dùng phương pháp thích hợp để rút gọn, đưa hàm dạng tối giản tối ưu theo mong muốn; Vẽ mạch điện thể Thiết kế mạch logic tổ hợp Ví dụ: Một nhà hai tầng Người ta lắp hai chuyển mạch hai chiều hai tầng, cho tầng bật tắt đèn Hãy thiết kế mạch logic mơ hệ thống đó? Lời giải: • Hệ thống chiếu sáng sơ đồ • Biểu thức hàm là: THIẾT KẾ MẠCH LOGIC 2016 Mạch số học • Mạch cộng • Mạch so sánh Mạch cộng: Mạch bán tổng (HA) Định nghĩa: Mạch logic thực phép cộng hai số nhị phân bit Sơ đồ mô Bảng trạng thái Sơ đồ mạch logic HA THIẾT KẾ MẠCH LOGIC 2016 Mạch cộng: Mạch toàn tổng Định nghĩa: Mạch logic thực phép cộng hai số nhị phân bit có chân nhớ đầu vào Sơ đồ khối • = ⨁ ⨁ • = + Bảng trạng thái ( ⨁ ) Mạch cộng: Mạch cộng nhị phân song song • Gồm nhiều cộng hai số nhị phân bit ghép lại với để thực phép cộng hai số nhị phân nhiều bit • Sơ đồ khối cộng song song: • Trong thực tế người ta thường sản xuất tổng bit Muồn cộng nhiều bit, hợp nối tiếp vài tổng bit theo phương pháp nêu • Một cộng thông dụng 7483 IC sản xuất theo hai loại: 7483 7483A với logic vào, khác THIẾT KẾ MẠCH LOGIC 2016 Mạch so sánh • Hai số cần so sánh số nhị phân, ký tự mã hoá nhị phân • Mạch so sánh hoạt động theo kiểu nối kiểu song song • Bộ so sánh • Bộ so sánh bit • Bộ so sánh bit • Bộ so sánh • Bộ so sánh bit • Bộ so sánh bit (So sánh lớn hơn) Bộ so sánh Bảng trạng thái so sánh • Bộ so sánh bit bit • Xét bit bi, gọi gi kết so sánh • Hàm đầu ra: bi gi 0 1 0 1 • Bộ so sánh bit So sánh hai số nhị phân bit A = a3a2a1a0 với B = b3b2b1b0 Có A = B ⇔ a3 = b3, a2 = b2, a1 = b1, a0 = b0 Biểu thức đầu tương ứng là: G = g3g2g1g0 với: THIẾT KẾ MẠCH LOGIC 2016 Bộ so sánh bit Bộ so sánh bit (So sánh lớn hơn) So sánh hai số nhị phân bit A = a3a2a1a0 với B = b3b2b1b0 Có A > B khi: a3 > b3, • a3 = b3, a2 > b2, • a3 = b3, a2 = b2, a1 > b1, • a3 = b3, a2 = b2, a1 = b1, a0 > b0 Từ ta có biểu thức hàm là: • THIẾT KẾ MẠCH LOGIC 2016 Nội dung Khái niệm chung Phân tích mạch logic tổ hợp Thiết kế mạch logic tổ hợp Mạch số học Bộ ghép kênh tách kênh Mạch tạo kiểm tra chẵn lẻ Mạch mã hóa giải mã Đơn vị số học logic (ALU) Hazzards Bộ ghép kênh tách kênh Bộ ghép kênh (MUX- Multiplexer) • Định nghĩa: dạng mạch tổ hợp cho phép chọn nhiều đường đường vào song song (các kênh vào) để đưa tới đường • MUX hoạt động cơng tắc nhiều vị trí điều khiển mã số dạng số nhị phân Tuỳ tổ hợp số nhị phân mà thời điểm có đường vào chọn cho phép đưa tới đường • Các mạch ghép kênh thường gặp sang 1, sang 1, sang 1, …Nói chung từ 2n sang Bộ tách kênh (DEMUX- DeMultiplexer) • Định nghĩa: dạng mạch tổ hợp cho phép tách kênh truyền thành kênh liệu song song tuỳ vào mã chọn đường vào • có lối vào liệu, n lối vào điều khiển, lối vào chọn mạch 2n lối • Tuỳ theo mã số áp vào đường chọn mà liệu từ đường đưa đường số đường song song • Các mạch tách kênh thường gặp sang 2, sang 4, sang 8, …Nói chung từ sang 2n THIẾT KẾ MẠCH LOGIC 2016 Bộ ghép kênh (MUX-Multiplexer) • Phương trình tín hiệu MUX 2n ⇒ 1: Thực chất, MUX chuyển mạch điện tử dùng tín hiệu điều khiển (An-1An- n 2…A0) để điều khiển nối mạch lối với số lối vào MUX dùng phần tử vạn để xây dựng mạch tổ hợp khác IC 74151 MUX lối vào liệu - lối Bộ ghép kênh (MUX-Multiplexer) • có 2n lối vào liệu, n lối vào chọn (điều khiển), lối vào cho phép lối • Mạch ghép kênh sang • đường điều khiển chọn S0 S1 nên chúng tạo trạng thái logic Mỗi trạng thái cho phép đường vào I qua để truyền tới đường Y • đường G: gọi lối vào cho phép • Ở đây: G = (mức thấp) hoạt động ghép kênh diễn ra; G = bất chấp đường vào song song đường chọn, đường giữ cố định mức thấp (0) 10 THIẾT KẾ MẠCH LOGIC 2016 Bộ tách kênh (DEMUX-DeMultiplexer) • Phương trình tín hiệu DEMUX ⇒ 2n : • • Bộ tách kênh gọi giải mã 2n • Tại thời điểm có số 2n lối mức tích cực • IC 74138 DEMUX lối vào liệu - lối Bộ tách kênh (DEMUX-DeMultiplexer) • Mạch tách kênh sang • Mạch tách kênh từ đường sang đường nên số đường chọn phải • Khi đường cho phép G mức cấm không cho phép liệu vào truyền đường nên tất đường mức • Như G = BA = 00 liệu S đưa đường Y0, S = Y0 S = Y0 1,tức S đưa tới Y0; ường • khác khơng đổi • Tương tự với tổ hợp BA khác S Y1, Y2, Y3 14 THIẾT KẾ MẠCH LOGIC 2016 Bộ tách kênh (DEMUX-DeMultiplexer) • Mạch tách kênh sang Mạch tách kênh ngõ vào ngõ Trong đó: • X: Kênh liệu vào • Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8: kênh đầu • C1, C2, C3 : tín hiệu điều khiển 15 THIẾT KẾ MẠCH LOGIC 2016 Mạch tách kênh ngõ vào ngõ Trong đó: • X: Kênh liệu vào • Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8: kênh đầu • C1, C2, C3 : tín hiệu điều khiển Một số IC giải mã tách kênh hay dùng • 74LS138 IC MSI giải mã đường sang đường hay tách kênh đường sang đường thường dùng Hoạt động tách kênh: • Dữ liệu vào nối tiếp vào đường E2, hay E3 (với đường lại đặt thấp) • Đặt G = phép tách kênh Như liệu song song lấy đường O0 đến O7 Chẳng hạn mã chọn 001thì liệu nối tiếp S đường O1 khơng bị đảo • A0, A1, A2 đường địa đường vào • E1, E2 đường vào cho phép, tác động mức thấp • E3 đường vào cho phép tác động mức cao • O0 đến O7 đường (tác động mức thấp ) 16 THIẾT KẾ MẠCH LOGIC 2016 Mạch tạo kiểm tra chẵn lẻ Có nhiều phương pháp mã hố liệu để phát lỗi sửa lỗi truyền liệu từ nơi sang nơi khác Phương pháp đơn giản thêm bit vào liệu truyền cho số chữ số liệu chẵn lẻ Bit thêm vào gọi bit chẵn/lẻ Để thực việc truyền liệu theo kiểu đưa thêm bit chẵn, lẻ vào liệu phải: Xây dựng sơ đồ tạo bit chẵn, lẻ để thêm vào n bit liệu Xây dựng sơ đồ kiểm tra hệ xem hệ chẵn hay lẻ với (n + 1) bit đầu vào (n bit liệu, bit chẵn/lẻ) Mạch tạo bit chẵn/lẻ Bảng trạng thái mạch tạo bit chẵn lẻ Vào • Xét trường hợp bit liệu d1, d2, d3 • Gọi Xe, X0 bit chẵn, lẻ thêm vào liệu • Từ bảng trạng thái ta thấy • Và biểu thức X0 Xe d1 0 0 1 1 d2 0 1 0 1 Ra d3 1 1 Xe Xo 1 0 1 0 1 17 THIẾT KẾ MẠCH LOGIC 2016 Mạch kiểm tra chẵn/lẻ Từ bảng trạng thái mạch kiểm tra tính chẵn/lẻ ta thấy: • Fe = hệ chẵn (Fe tính chẵn hệ) • Fo = hệ lẻ (Fo tính lẻ hệ) • Hai hàm kiểm tra chẵn/lẻ ln phủ định Mặt khác tính chất hàm cộng XOR, ta có: 74LS180 18 THIẾT KẾ MẠCH LOGIC 2016 Nội dung Khái niệm chung Phân tích mạch logic tổ hợp Thiết kế mạch logic tổ hợp Mạch số học Bộ ghép kênh tách kênh Mạch tạo kiểm tra chẵn lẻ Mạch mã hóa giải mã Các loại mã thường dùng Mạch mã hóa Mạch giải mã Đơn vị số học logic (ALU) Hazzards Mã BCD mã dư MÃ BCD (Binary Coded Decimal) • Cấu tạo: dùng từ nhị phân bit để mã hóa 10 kí hiệu Thập BCD phân 8421 0000 0001 phân hoá theo trọng số 23, 22, 21, 20 nên có tổ hợp 0010 dư, ứng với số thập phân 10,11,12,13,14 15 0011 0100 0101 0110 0111 1000 1001 thập phân, cách biểu diễn theo thập phân • Ví dụ với mã NBCD, chữ số thập phân nhị • Ứng dụng: Do trọng số nhị phân vị trí biểu diễn thập phân tự nhiên nên máy thực trực tiếp phép tính cộng, trừ, nhân, chia theo mã NBCD • Nhược điểm: tồn tổ hợp tồn Zero, gây khó khăn việc đồng truyền dẫn tín hiệu 19 THIẾT KẾ MẠCH LOGIC 2016 Mã BCD mã dư Mã Dư-3 • Cấu tạo: hình thành từ mã NBCD cách Thập BCD Mã phân 8421 Dư cộng thêm vào tổ hợp mã Như vậy, mã khơng bao gồm tổ hợp tồn Zero 0000 0011 0001 0100 • Ứng dụng để truyền dẫn tín hiệu mà không dùng 0010 0101 0011 0110 0100 0111 0101 1000 0110 1001 0111 1010 1000 1011 1001 1100 cho việc tính tốn trực tiếp Mã Gray • Còn gọi mã cách 1, loại mã mà tổ hợp mã kế khác bit • Loại mã khơng có tính trọng số Do đó, giá trị thập phân mã hóa giải mã thông qua bảng mã mà tính theo tổng trọng số mã BCD • Mã Gray tổ chức theo nhiều bit Bởi vậy, đếm theo mã Gray • Cũng tương tự mã BCD, mã Gray có mã Gray dư-3 Thập phân Gray Gray Dư 3 10 11 12 13 14 15 0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000 0000 0001 0011 20 THIẾT KẾ MẠCH LOGIC 2016 Mã chẵn, lẻ Mã chẵn mã lẻ hai loại mã có khả phát lỗi hay dùng BCD 8421 BCD 8421chẵn BCD 8421 lẻ PC PL 0000 0000 Thiết lập: 0001 0001 0001 • thêm bit chẵn/ lẻ (bit parity) 0010 0010 0010 0011 0011 0011 • tổng số bit từ mã (bit 0100 0100 0100 tin tức + bit chẵn/lẻ) chẵn ta mã chẵn 0101 0101 0101 0110 0110 0110 0111 0111 0111 1000 1000 1000 1001 1001 1001 vào tổ hợp mã cho • mã lẻ ngược lại 0000 Mạch mã hóa • Mã hố dùng văn tự, ký hiệu hay mã để biểu thị đối tượng xác định • Bộ mã hố mạch điện thao tác mã hố, có nhiều mã hố khác nhau, mã hoá nhị phân, mã hoá nhị - thập phân, mã hố ưu tiên v.v • Mã nhị phân n bit có 2n trạng thái, biểu thị 2n tín hiệu Vậy để tiến hành mã hố N tín hiệu, cần sử dụng n bit cho 2n ≥ N • Một số loại mã thơng dụng • Mã BCD mã dư • Mã Gray • Mã chẵn, lẻ • Mạch mã hố • Mạch mã hố từ thập phân sang BCD 8421 • Mạch mã hoá ưu tiên 21 THIẾT KẾ MẠCH LOGIC 2016 Mạch mã hoá từ thập phân sang BCD 8421 Sơ đồ khối tổng qt mạch mã hố • • • 10 lối vào (biến) x0, x1, ., x9 ứng với chữ số thập phân từ đến lối A, B, C, D (hàm) thể tổ hợp mã tương ứng với chữ số thập phân lối vào theo trọng số 8421 Mạch mã hóa thực biến đổi tín hiệu đầu vào thành môt từ mã nhị phân tương ứng đầu cụ thể sau: →0000 1→ 0001 2→ 0010 3→ 0011 4→ 0100 →0101 6→ 0110 7→ 0111 8→1000 9→1001 Mạch mã hoá từ thập phân sang BCD 8421 • Bảng trạng thái: • Từ bảng trạng thái ta có phương trình trạng thái ngõ sau: 22 THIẾT KẾ MẠCH LOGIC 2016 Mạch mã hố từ thập phân sang BCD 8421 • Từ phương trình trạng thái tối giản ta có sơ đồ mạch logic dùng phần tử OR sau: Mạch mã hóa ưu tiên • Trong mã hố vừa xét, tín hiệu vào tồn độc lập, (khơng có trường hợp có tổ hợp trở lên đồng thời tác động) trường hợp nhiều phím nhấn lúc khơng thể biết mã số ?! • Bộ mã hố ưu tiên: giải trường hợp có nhiều đầu vào tác động đồng thời • Tức mã hố ưu tiên tiến hành mã hố tín hiệu vào có cấp ưu tiên cao thời điểm xét Việc xác định cấp ưu tiên cho tín hiệu vào người thiết kế mạch • Xét nguyên tắc hoạt động trình thiết kế mã hoá ưu tiên lối vào, lối 23 THIẾT KẾ MẠCH LOGIC 2016 Mạch mã hóa ưu tiên (tiếp) D lấy logic ứng với đầu vào 1, 3, 5, 7, Tuy nhiên, lối vào hiệu lực tất lối vào cao 0; lối vào có hiệu lực 4, 6, tương tự 5, 7, 9, nghĩa là: Vào thập phân Ra BCD 0 0 0 0 0 0 0 0 0 0 0 X 0 0 0 0 X X 0 0 0 0 1 X X X 0 0 0 0 X X X X 0 0 1 X X X X X 0 0 1 X X X X X X 0 1 X X X X X X X 1 0 X X X X X X X X 1 0 Mạch mã hóa ưu tiên (tiếp) Thiết kế mạch mã hóa ưu tiên 4-2? 24 THIẾT KẾ MẠCH LOGIC 2016 Mạch giải mã • Giải mã q trình phiên dịch hàm gán từ mã • Mạch điện thực giải mã gọi giải mã • Bộ giải mã biến đổi từ mã thành tín hiệu đầu • Mạch giải mã: Mạch giải mã hiển thị led đoạn Mạch giải mã nhị phân ứng dụng ghép kênh liệu, Mạch giải mã địa nhớ Mạch giải mã đoạn Dụng cụ đoạn • Để hiển thị chữ số hệ đếm bất kỳ, ta dùng dụng cụ đoạn • Các đoạn hình thành nhiều loại vật liệu khác nhau, phải có khả hiển thị điều kiện ánh sáng khác tốc độ chuyển mạch phải đủ lớn Trong kĩ thuật số, đoạn thường dùng LED tinh thể lỏng (LCD) • Đối với LED, đoạn Diode phát quang có dòng điện qua đủ lớn (5 đến 30 mA) đoạn tương ứng sáng • Ngồi đoạn sáng chính, LED có thêm Diode để hiển thị dấu phân số; điều khiển riêng biệt không qua mạch giải mã • LED có hai loại chính: LED Anơt chung (AC) Katốt chung (KC) Logic tín hiệu điều khiển hai loại ngược • IC giải mã có nhiệm vụ nối chân a, b, g LED xuống mass hay lên nguồn (tuỳ A chung hay K chung) 25 THIẾT KẾ MẠCH LOGIC 2016 Mạch giải mã đoạn Mạch giải mã đoạn • Nhiệm vụ ta phải thiết kế mạch logic liên hợp với lối vào lối để chuyển mã NBCD thành mã đoạn • Sơ đồ khối tổng quát giải mã hình b) • Từ hình a) dễ nhận thấy rằng, đoạn a sáng hiển thị chữ số: 2, 3, 5, 7, 8, Do đó, ta viết: a = ∑ (0,2,3,5,6,7,8,9) • Tương tự, ta có: b = ∑ (0,1,2,3,4,7,8,9), c = ∑ (0,1,3,4,5,6,7,8,9), d = ∑ (0,2,3,5,6,8,9), e = ∑ (0,2,6,8), f = ∑ (0,4,5,6,8,9), g = ∑ (2,3,4,5,6,8,9) • IC 7447, 74247 (Anốt chung), 7448 (K chung ), 4511 (CMOS) IC giải mã từ NBCD sang thập phân theo phương pháp hiển thị đoạn Mạch giải mã nhị phân • Còn gọi giải mã "1 từ n", giải mã địa chọn địa nhị phân • có n lối vào 2n lối • tác động tới đầu vào số nhị phân lối lựa chọn, lấy giá trị (tích cực cao) (tích cực thấp), lối lại khơng lựa chọn, lấy giá trị 26 THIẾT KẾ MẠCH LOGIC 2016 Đơn vị số học logic (ALU) Đơn vị số học logic (Arithmetic – Logic Unit) thành phần thiếu máy tính Nó bao gồm khối khối logic khối số học khối ghép kênh Khối logic: Thực phép tính logic AND, OR, NOT, XOR Khối số học: Thực phép tính số học là: cộng, trừ, tăng 1, giảm Hazzards/Glitch Hazard gọi "sai nhầm", hoạt động lúc lúc không mạch logic Sự "sai nhầm" xảy mạch điện hồn tồn khơng bị hỏng linh kiện làm cho mạch hoạt động khơng có tin cậy Hiện tượng Hazard mạch tổ hợp gặp là: Hazard xuất lần không gặp lại Hazard xuất nhiều lần (theo chu kỳ khơng theo chu kỳ nào) Hazard chức mạch điện gây Đây trường hợp khó giải thiết kế 27 THIẾT KẾ MẠCH LOGIC 2016 Hazzards Bản chất hazzards Do chạy đua tín hiệu VD: demo Logicworks Phân loại hazzard Hazzard tĩnh : Đầu xuống lần Hazzard động : Đầu thay đổi nhiều lần 28 ... ta có: 74LS180 18 THIẾT KẾ MẠCH LOGIC 2016 Nội dung Khái niệm chung Phân tích mạch logic tổ hợp Thiết kế mạch logic tổ hợp Mạch số học Bộ ghép kênh tách kênh Mạch tạo kiểm tra chẵn lẻ Mạch mã... 0 X X X X X X X X 1 0 Mạch mã hóa ưu tiên (tiếp) Thiết kế mạch mã hóa ưu tiên 4- 2? 24 THIẾT KẾ MẠCH LOGIC 2016 Mạch giải mã • Giải mã q trình phiên dịch hàm gán từ mã • Mạch điện thực giải mã... ∑ (0,1,2,3 ,4, 7,8,9), c = ∑ (0,1,3 ,4, 5,6,7,8,9), d = ∑ (0,2,3,5,6,8,9), e = ∑ (0,2,6,8), f = ∑ (0 ,4, 5,6,8,9), g = ∑ (2,3 ,4, 5,6,8,9) • IC 744 7, 742 47 (Anốt chung), 744 8 (K chung ), 45 11 (CMOS)