Bài giảng Thiết kế mạch logic: Chương 3

Nội dung chương 3 trình bày đến người học những vấn đề liên quan đến Cổng logic, cụ thể như: Cổng logic và các tham số chính, một số cổng ghép thông dụng, logic dương và logic âm, các tham số chính,...Mời các bạn cùng tham khảo để nắm chi tiết nội dung của bài giảng!

CỔNG LOGIC

BÀI 3

1.1 Cổng logic cơ bản 1.2 Một số cổng ghép thông dụng 1.3 Logic dương và logic âm 1.4 Các tham số chính

2

1.1 C ổng logic cơ bản: AND, OR, NOT

Cổng AND

Hàm ra của cổng AND 2 và nhiều biến vào như sau:

f = f (A, B) = AB; f = f (A, B,C, D, ) = A.B.C.D

4

Cổng NAND

Cổng NOR

10

Câu hỏi

•Hai mạch sau có tương đương nhau không?

Câu hỏi

1 Xây dựng sơ đồ mạch logic thực hiện bài toán báo hiệu nếu

đa số thành viên trong hội đồng gồm 3 giám khảo bỏ phiếu thuận.

Bài tập

1 Cho hàm số F(A, B, C, D) = Σ(0, 1, 2, 4, 5, 6, 8, 9, 10, 14)

Xây dựng sơ đồ mạch logic thực hiện hàm chỉ dùng các phần

tử NAND hai lối vào.

2 Cho hàm số F(A, B, C, D)= П(0, 1, 3, 7, 8 ,9, 11, 12, 13, 15) Xây dựng sơ đồ mạch logic thực hiện hàm chỉ dùng các phần

tử NOR hai lối vào.

1.3 Logic dương và logic âm

- Logic dương là logic có điện thế mức cao H đại diện cho giá trị

logic ‘1’, điện thế mức thấp L đại diện cho logic ‘0’

- Logic âm là đảo của logic dương, H cho ‘0’ và L cho ‘1’.

• Logic âm và mức âm của logic là hoàn toàn khác nhau

16

1.3 Logic dương và logic âm

• Cần phân biệt hàm logic Boole và cổng vật lý.

Một hàm logic có thể thực hiện theo 2 cách:

Một cổng vật lý có thể biểu diễn theohai hàm logic:

Mức logic

• Mức logic là mức điện thế trên đầu vào và đầu ra của cổng tương ứng vớilogic "1" và logic "0"

• Phụ thuộc điện thế nguồn nuôi của cổng và họ cổng logic

• Mức logic vào vượt quá điện thế nguồn nuôi có thể gây hư hỏng cổng

Độ chống nhiễu

• Độ chống nhiễu (hay độ phòng vệ nhiễu) là mức nhiễu lớn nhất tác động tới lối vào hoặc lối ra của cổng mà chưa làm thay đổi trạng thái vốn có của nó.

a) Tác động nhiễu khi mức ra cao a) Tác động nhiễu khi mức ra thấp

• Ảnh hưởng của nhiễu có thể phân ra hai trường hợp:

+ Nhiễu mức cao: đầu ra cổng I lấy logic H

(hình a), đầu ra cổng II là logic L, nếu các cổng vẫn hoạt động bình thường Khi tính tới tác động của nhiễu:

+ Nhiễu mức thấp: đầu ra cổng I lấy logic L

(hình b), tương tự ta có:

20

Hệ số ghép tải K

• Cho biết khả năng nối được bao nhiêu lối vào tới đầu ra của 1 cổng

đã cho.

• Hệ số ghép tải phụ thuộc dòng ra (hay dòng phun) của cổng chịu tải và

dòng vào (hay dòng hút) của các cổng tải ở cả hai trạng thái H, L

•

Công suất tiêu thụ

• Hai trạng thái tiêu thụ dòng của cổng logic

ICCH- Là dòng tiêu thụ khi đầu ra lấy mức H,

ICCL- Là dòng tiêu thụ khi đầu ra lấy mức L

• Dòng tiêu thụ trung bình ICCđược tính theo công thức:

I CC = (I CCH + I CCL )/ 2

• Công suất tiêu thụ trung bình của mỗi cổng sẽ là:

P 0 = I CC V CC

22

Họ cổng logic: là cấu hình mach chuyên biệt dùng để chế

tạo một nhóm các IC tương thích với các mức logic giống nhau và các điện áp nguồn để thực hiện các chức năng logic đa dạng

24

Họ DDL

•DDL (Diode Diode Logic) là họ cổng logic do các diode bán

dẫn tạo thành.

Họ DDL (2)

Ưu điểm của họ DDL:

Ưu điểm này cho phép xây dựng các ma trận diode với nhiềuứng dụng khác nhau;

chuyển mạch nhanh;

Nhược điểm của họ DDL:

Để cải thiện độ phòng vệ nhiễu ta có thể ghép nối tiếp ở mạch

ra một diode Tuy nhiên, khi đó V RH cũng bị sụt đi 0,6V.

26

Họ DTL

• Để thực hiện chức năng đảo, ta có thể đấu nối tiếp với các cổng DDL mộttransistor công tác ở chế độ khoá Mạch cổng như thế được gọi là họ

DTL (Diode Transistor Logic)

• Ví dụ các cổng NOT, NAND thuộc họ DTL

• Bằng cách tương tự, ta có thể thiết lập cổng NOR hoặc các cổng liênhợp phức tạp hơn

Họ DTL (2)

Ưu điểm của họ DTL:

• Trong hai trường hợp trên, nhờ các diode D2, D3 độ chống nhiễutrên lối vào của Q1được cải thiện

• Mức logic thấp tại lối ra f giảm xuống khoảng 0,2 V

với diode nên hệ số ghép tải của cổng cũng tăng lên

Nhược điểm của họ DTL:

• Trễ truyền lan của họ cổng này còn lớn

28

Họ RTL

•Họ RTL (Resistor Transistor Logic) là các cổng logic được cấu tạo

bởi các điện trở và transistor.

Họ TTL Thay các điốt đầu vào họ DTL thành transistor đa lớp tiếp giáp BE ta được họ TTL (Transistor Transistor Logic).

Mạch cổng NAND TTL

Sơ đồ nguyên lý của mạch NAND TTL có thể được chia thành 3 phần

• Khi bất kỳ một lối vào ở mức thấp thì Q1 thông bão hoà, do đó Q2 và Q4 đóng, còn Q3 thông nên đầu ra của mạch sẽ ở mức cao

• Khi tất cả các lối vào đều ở mức logic cao thì transistor Q1 cấm, đầu ra

sẽ xuống mức thấp

 Mạch đầu vào: gồm

Transistor Q1, trở R1 và cácdiode D1, D2 Mạch này thựchiện chức năng NAND

Sơ đồ nguyên lý của mạch NAND TTL có thể được chia thành 3 phần:

• Mạch đầu vào: gồm Transistor Q1, Q2, Q3, trở R1, R2 và các diode D1,

D2 Mạch này thực hiện chức năng OR

• Mạch giữa: gồm Transistor Q4, Q5, các trở R3, R4, và diode D3

• Mạch đầu ra: gồm Q6, Q7, Q8, các trở R5, R6, R7 và diode D4

Nguyên lý hoạt động của mạch vào này cũng giống với cổng

32

Mạch cổng collector để hở

Nhược điểm của họ cổng TTL có mạch ra khép kín là hệ số tải đầu ra khôngthể thay đổi, gây khó khăn trong việc kết nối với đầu vào của các mạch điện tửtầng sau  Mạch cổng logic collector để hở khắc phục được nhược điểm này

Sơ đồ cổng TTL đảo collector hở tiêu chuẩn

Cần đấu thêm trở gánh ngoài, từ cực collector đến +Vcc

Nhược điểm: tần số hoạt động của mạch sẽ giảm do phải sử dụng điện trởgánh ngoài

Mạch cổng TTL 3 trạng thái

34

Họ MOS FET

Bán dẫn trường (MOS FET) cũng được dùng rất phổ biến để

xây dựng mạch điện các loại cổng logic Đặc điểm chung và nổibật của họ này là:

• Mạch điện chỉ bao gồm các MOS FET mà không có điện trở

• Dải điện thế công tác rộng, có thể từ +3 đến +15 V

• Độ trễ thời gian lớn, nhưng công suất tiêu thụ rất bé

Tuỳ theo loại MOS FET được sử dụng, họ này được chia ra cáctiểu họ:

• Mạch điện của họ cổng này chỉ dùng MOSFET có kênh dẫn loại P

Công nghệ PMOS cho phép sản xuất các mạch tích hợp với mật độcao nhất

• Hình dưới là sơ đồ cổng NOT và cổng NOR loại PMOS Ở đâyMOSFET Q2, Q5 đóng chức năng các điện trở

36

• Mạch điện của họ cổng này chỉ dùng MOSFET có kênh dẫn loại N

• Hình dưới là sơ đồ cổng NAND và cổng NOR loại NMOS Ở đâyMOSFET Q1 đóng vai trò điện trở

CMOS

• CMOS – Complementary MOS

• Mạch điện của họ cổng logic này sử dụng cả hai loại MOS FET kênhdẫn P và kênh dẫn N Bởi vậy có hiện tượng bù dòng điện trongmạch Chính vì thế mà công suất tiêu thụ của họ cổng, đặc biệt trongtrạng thái tĩnh là rất bé

38

Cổng truyền dẫn

• Dựa trên công nghệ CMOS, người ta sản xuất loại cổng có thể choqua cả tín hiệu số lẫn tín hiệu tương tự Bởi vậy cổng được gọi làcổng truyền dẫn

Họ ECL

ECL (Emitter Coupled Logic) là họ cổng logic có cực E của một

số bán dẫn nối chung với nhau

40

Câu hỏi

Chức năng của mạch logic RTL có sơ đồ như hình sau là gì?

Nếu điện áp logic lối vào tương ứng với các mức logic cao và thấp lần lượt là 10V và 0V thì chức năng của mạch là gì?