Bài giảng Thiết kế mạch logic: Chương 3

Nội dung chương 3 trình bày đến người học những vấn đề liên quan đến Cổng logic, cụ thể như: Cổng logic và các tham số chính, một số cổng ghép thông dụng, logic dương và logic âm, các tham số chính,...Mời các bạn cùng tham khảo để nắm chi tiết nội dung của bài giảng!

THIẾT KẾ MẠCH LOGIC 2016 CỔNG LOGIC BÀI Cổng logic tham số 1.1 Cổng logic 1.2 Một số cổng ghép thông dụng 1.3 Logic dương logic âm 1.4 Các tham số THIẾT KẾ MẠCH LOGIC 2016 1.1 Cổng logic bản: AND, OR, NOT a Cổng AND b Cổng OR c Cổng NOT Cổng AND Hàm cổng AND nhiều biến vào sau: f = f (A, B) = AB; f = f (A, B,C, D, ) = A.B.C.D THIẾT KẾ MẠCH LOGIC 2016 Câu hỏi • Chuỗi xung đầu cổng AND gì? Cổng OR Hàm cổng OR nhiều biến vào sau: f = f (A, B) = A + B; f = f (A,B,C,D, ) = A + B + C + D + THIẾT KẾ MẠCH LOGIC 2016 Cổng NOT Hàm cổng NOT: f= A 1.2 Một số cổng ghép thông dụng a Cổng NAND b Cổng NOR c Cổng khác dấu (XOR) d Cổng đồng dấu (XNOR) THIẾT KẾ MẠCH LOGIC 2016 Cổng NAND 10 Cổng NOR THIẾT KẾ MẠCH LOGIC 2016 11 Cổng XOR - cổng khác dấu • Sơ đồ cổng XOR lối vào • Hàm cổng XOR • Ký hiệu cổng Bảng trạng thái a, Chuẩn ANSI b, Chuẩn IEEE 12 Cổng XNOR - cổng đồng dấu • Sơ đồ cổng XNOR lối vào • Hàm cổng XNOR • Ký hiệu cổng a, Chuẩn ANSI Bảng trạng thái b, Chuẩn IEEE THIẾT KẾ MẠCH LOGIC 2016 13 Câu hỏi • Hai mạch sau có tương đương khơng? 14 Câu hỏi Xây dựng sơ đồ mạch logic thực toán báo hiệu đa số thành viên hội đồng gồm giám khảo bỏ phiếu thuận A B C Y • Bảng trạng thái 0 0 • Hàm đầu ra: 0 f = ABC + ABC + ABC + ABC 0 f = AB + AC + BC 1 1 0 1 1 1 1 1 THIẾT KẾ MẠCH LOGIC 2016 15 Bài tập Cho hàm số F(A, B, C, D) = Σ(0, 1, 2, 4, 5, 6, 8, 9, 10, 14) Xây dựng sơ đồ mạch logic thực hàm dùng phần tử NAND hai lối vào Cho hàm số F(A, B, C, D)= П(0, 1, 3, 7, ,9, 11, 12, 13, 15) Xây dựng sơ đồ mạch logic thực hàm dùng phần tử NOR hai lối vào 16 1.3 Logic dương logic âm - Logic dương logic có điện mức cao H đại diện cho giá trị logic ‘1’, điện mức thấp L đại diện cho logic ‘0’ - Logic âm đảo logic dương, H cho ‘0’ L cho ‘1’ • Logic âm mức âm logic hoàn toàn khác THIẾT KẾ MẠCH LOGIC 2016 17 1.3 Logic dương logic âm • Cần phân biệt hàm logic Boole cổng vật lý Một hàm logic thực theo cách: Một cổng vật lý biểu diễn theo hai hàm logic: 18 1.4 Các tham số a Mức logic b Độ chống nhiễu c Hệ số ghép tải K d Công suất tiêu thụ e Trễ truyền lan THIẾT KẾ MẠCH LOGIC 2016 19 Mức logic Họ TTL Họ CMOS • Mức logic mức điện đầu vào đầu cổng tương ứng với logic "1" logic "0" • Phụ thuộc điện nguồn nuôi cổng họ cổng logic • Mức logic vào vượt điện nguồn nuôi gây hư hỏng cổng 20 Độ chống nhiễu • Độ chống nhiễu (hay độ phòng vệ nhiễu) mức nhiễu lớn tác động tới lối vào lối cổng mà chưa làm thay đổi trạng thái vốn có a) Tác động nhiễu mức cao a) Tác động nhiễu mức thấp • Ảnh hưởng nhiễu phân hai trường hợp: + Nhiễu mức cao: đầu cổng I lấy logic H + Nhiễu mức thấp: đầu cổng I lấy logic L (hình a), đầu cổng II logic L, cổng (hình b), tương tự ta có: hoạt động bình thường Khi tính tới tác động nhiễu: 10 THIẾT KẾ MẠCH LOGIC 2016 21 Hệ số ghép tải K • Cho biết khả nối lối vào tới đầu cổng cho • Hệ số ghép tải phụ thuộc dòng (hay dòng phun) cổng chịu tải dòng vào (hay dòng hút) cổng tải hai trạng thái H, L • 22 Cơng suất tiêu thụ • Hai trạng thái tiêu thụ dòng cổng logic ICCH - Là dòng tiêu thụ đầu lấy mức H, ICCL - Là dòng tiêu thụ đầu lấy mức L • Dòng tiêu thụ trung bình ICC tính theo cơng thức: ICC = (ICCH + ICCL)/ • Cơng suất tiêu thụ trung bình cổng là: P0 = ICC VCC 11 THIẾT KẾ MẠCH LOGIC 2016 23 Trễ truyền lan • Tín hiệu qua cổng phải khoảng thời gian, gọi trễ truyền lan • Trễ truyền lan xảy hai sườn xung Nếu kí hiệu trễ truyền lan ứng với sườn trước tTHL sườn sau tTLH trễ truyền lan trung bình là: tTbtb = ( tTHL+ tTLH ) / • Thời gian trễ truyền lan hạn chế tần số công tác cổng Trễ lớn tần số cơng tác cực đại thấp 24 Các họ cổng logic 2.1 Họ DDL 2.2 Họ DTL 2.3 Họ RTL 2.4 Họ TTL 2.5 Họ MOS FET Họ cổng logic: cấu hình mach chuyên biệt dùng để chế tạo nhóm IC tương thích với mức logic giống điện áp nguồn để thực chức logic đa dạng 12 THIẾT KẾ MẠCH LOGIC 2016 25 Họ DDL • DDL (Diode Diode Logic) họ cổng logic diode bán dẫn tạo thành 26 Họ DDL (2) Ưu điểm họ DDL: • Mạch điện đơn giản, dễ tạo cổng AND, OR nhiều lối vào Ưu điểm cho phép xây dựng ma trận diode với nhiều ứng dụng khác nhau; • Tần số cơng tác đạt cao cách chọn diode chuyển mạch nhanh; • Cơng suất tiêu thụ nhỏ Nhược điểm họ DDL: • Độ phòng vệ nhiễu thấp (VRL lớn) ; • Hệ số ghép tải nhỏ Để cải thiện độ phòng vệ nhiễu ta ghép nối tiếp mạch diode Tuy nhiên, VRH bị sụt 0,6V 13 THIẾT KẾ MẠCH LOGIC 2016 27 Họ DTL • Để thực chức đảo, ta đấu nối tiếp với cổng DDL transistor cơng tác chế độ khố Mạch cổng gọi họ DTL (Diode Transistor Logic) • Ví dụ cổng NOT, NAND thuộc họ DTL • Bằng cách tương tự, ta thiết lập cổng NOR cổng liên hợp phức tạp 28 Họ DTL (2) Ưu điểm họ DTL: • Trong hai trường hợp trên, nhờ diode D2, D3 độ chống nhiễu lối vào Q1 cải thiện • Mức logic thấp lối f giảm xuống khoảng 0,2 V • Do IRHmax IRLmax transistor bán dẫn lớn nhiều so với diode nên hệ số ghép tải cổng tăng lên Nhược điểm họ DTL: • Trễ truyền lan họ cổng lớn 14 THIẾT KẾ MẠCH LOGIC 2016 29 Họ RTL • Họ RTL (Resistor Transistor Logic) cổng logic cấu tạo điện trở transistor 30 Họ TTL Thay điốt đầu vào họ DTL thành transistor đa lớp tiếp giáp BE ta họ TTL (Transistor Transistor Logic) Một số mạch TTL • Mạch cổng NAND • Mạch cổng OR • Mạch cổng collector để hở • Mạch cổng TTL trạng thái • Họ TTL có diode Schottky ( TTL + S ) 15 THIẾT KẾ MẠCH LOGIC 2016 31 Mạch cổng NAND TTL Sơ đồ nguyên lý mạch NAND TTL chia thành phần  Mạch đầu vào: gồm Transistor Q1, trở R1 diode D1, D2 Mạch thực chức NAND  Mạch giữa: gồm Transistor Q2, trở R2, R4  Mạch đầu ra: gồm Q3, Q4, R3 diode D3 • Khi lối vào mức thấp Q1 thơng bão hồ, Q2 Q4 đóng, Q3 thơng nên đầu mạch mức cao • Khi tất lối vào mức logic cao transistor Q1 cấm, đầu xuống mức thấp 32 Mạch cổng OR TTL Sơ đồ nguyên lý mạch NAND TTL chia thành phần: • Mạch đầu vào: gồm Transistor Q1, Q2, Q3, trở R1, R2 diode D1, D2 Mạch thực chức OR • Mạch giữa: gồm Transistor Q4, Q5, trở R3, R4, diode D3 • Mạch đầu ra: gồm Q6, Q7, Q8, trở R5, R6, R7 diode D4 Nguyên lý hoạt động mạch vào giống với cổng NAND 16 THIẾT KẾ MẠCH LOGIC 2016 33 Mạch cổng collector để hở Nhược điểm họ cổng TTL có mạch khép kín hệ số tải đầu khơng thể thay đổi, gây khó khăn việc kết nối với đầu vào mạch điện tử tầng sau  Mạch cổng logic collector để hở khắc phục nhược điểm Sơ đồ cổng TTL đảo collector hở tiêu chuẩn Cần đấu thêm trở gánh ngoài, từ cực collector đến +Vcc Nhược điểm: tần số hoạt động mạch giảm phải sử dụng điện trở gánh 34 Mạch cổng TTL trạng thái 17 THIẾT KẾ MẠCH LOGIC 2016 35 Họ MOS FET Bán dẫn trường (MOS FET) dùng phổ biến để xây dựng mạch điện loại cổng logic Đặc điểm chung bật họ là: • Mạch điện bao gồm MOS FET mà khơng có điện trở • Dải điện cơng tác rộng, từ +3 đến +15 V • Độ trễ thời gian lớn, công suất tiêu thụ bé Tuỳ theo loại MOS FET sử dụng, họ chia tiểu họ: • PMOS • NMOS • CMOS • Cổng truyền dẫn 36 PMOS • Mạch điện họ cổng dùng MOSFET có kênh dẫn loại P Cơng nghệ PMOS cho phép sản xuất mạch tích hợp với mật độ cao • Hình sơ đồ cổng NOT cổng NOR loại PMOS Ở MOSFET Q2, Q5 đóng chức điện trở 18 THIẾT KẾ MẠCH LOGIC 2016 37 NMOS • Mạch điện họ cổng dùng MOSFET có kênh dẫn loại N • Hình sơ đồ cổng NAND cổng NOR loại NMOS Ở MOSFET Q1 đóng vai trò điện trở 38 CMOS • CMOS – Complementary MOS • Mạch điện họ cổng logic sử dụng hai loại MOS FET kênh dẫn P kênh dẫn N Bởi có tượng bù dòng điện mạch Chính mà cơng suất tiêu thụ họ cổng, đặc biệt trạng thái tĩnh bé 19 THIẾT KẾ MẠCH LOGIC 2016 39 Cổng truyền dẫn • Dựa công nghệ CMOS, người ta sản xuất loại cổng cho qua tín hiệu số lẫn tín hiệu tương tự Bởi cổng gọi cổng truyền dẫn 40 Họ ECL ECL (Emitter Coupled Logic) họ cổng logic có cực E số bán dẫn nối chung với 20 THIẾT KẾ MẠCH LOGIC 2016 41 Câu hỏi Chức mạch logic RTL có sơ đồ hình sau gì? Nếu điện áp logic lối vào tương ứng với mức logic cao thấp 10V 0V chức mạch gì? 21 ... Logic) Một số mạch TTL • Mạch cổng NAND • Mạch cổng OR • Mạch cổng collector để hở • Mạch cổng TTL trạng thái • Họ TTL có diode Schottky ( TTL + S ) 15 THIẾT KẾ MẠCH LOGIC 2016 31 Mạch cổng NAND... THIẾT KẾ MẠCH LOGIC 2016 33 Mạch cổng collector để hở Nhược điểm họ cổng TTL có mạch khép kín hệ số tải đầu khơng thể thay đổi, gây khó khăn việc kết nối với đầu vào mạch điện tử tầng sau  Mạch. .. lý mạch NAND TTL chia thành phần  Mạch đầu vào: gồm Transistor Q1, trở R1 diode D1, D2 Mạch thực chức NAND  Mạch giữa: gồm Transistor Q2, trở R2, R4  Mạch đầu ra: gồm Q3, Q4, R3 diode D3 •