Thiết kế và mô phỏng bộ tạo xung UWB dựa trên mạch dao động vi sai LC-tank

Bài báo này trình bày chi tiết việc phân tích, thiết kế và mô phỏng bộ tạo xung UWB (Ultra-wideband) dựa trên mạch dao động vi sai LC-tank. Mạch dao động vi sai với ghép chéo và nguồn dòng ở cực nguồn của cặp transistor được sử dụng để thu được độ lợi tích cực và tạo ra trở kháng âm để đưa đến LC-tank.

TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 18, SỐ T4- 2015 Thiết kế mô tạo xung UWB dựa mạch dao động vi sai LC-tank  Nguyễn Chí Nhân Trường Đại học Khoa học Tự Nhiên, ĐHQG-HCM  Dương Hoài Nghĩa Trường Đại học Bách Khoa, ĐHQG-HCM  Đinh Văn Ánh Trường Đại học Saskatchewan, Canada ( Bài nhận ngày 05 tháng 12 năm 2014, nhận đăng ngày 23 tháng 09 năm 2015) TÓM TẮT Bài báo trình bày chi tiết việc phân tích, thiết kế mô tạo xung UWB (Ultra-wideband) dựa mạch dao động vi sai LC-tank Mạch dao động vi sai với cặp transistor NMOS ghép chéo nguồn dòng cực nguồn cặp transistor sử dụng để thu độ lợi tích cực tạo trở kháng âm để đưa đến LC-tank Bên cạnh đó, mạch dao động thích hợp cho ứng dụng UWB tần số cao công suất tiêu thụ thấp Bộ tạo xung UWB kết hợp điều chế on-off keying (OOK) đơn giản mạch dao động vi sai LC-tank Bộ tạo xung UWB thiết kế mô dựa công nghệ CMOS 0,13 um Bộ tạo xung tạo xung UWB hoạt động phổ tần số từ – 10 GHz Kết mô cho thấy độ rộng xung 586 ps, biên độ đỉnh-đỉnh xung 88,6 mV từ điện áp cung cấp 1,2V diện tích chip 0,22 mm Cơng suất tiêu thụ trung bình tạo xung xỉ 0,55 mW lượng xung 1,1 pJ/pulse 500 MHz (pulse repetition rate - PRR) Từ khoá: Ultra-wideband (UWB), tạo xung, dao động vi sai LC-tank MỞ ĐẦU Có nhiều kỹ thuật mạch tạo xung UWB, việc thực mạch số thường dựa vào kỹ thuật mạch dao động vòng nhiều pha (multiphase ring oscillators) kết hợp với trễ đường khác [1-5] để tạo xung mong muốn, nhiên kỹ thuật mạch tương đối phức tạp Việc thực mạch tương tự dựa kỹ thuật mạch tạo xung mạch đạo hàm xung Gaussian [6-9] mạch nhân [10-12] Tuy nhiên, xung Gaussian đơn đạo hàm bậc hai xung Gaussian khơng thoả mãn hồn tồn quy định FCC mật độ phổ cơng suất (PSD) chúng có thành phần DC cao thành phần tần số thấp phổ tần Thơng thường, xung đòi hỏi phải có lọc để phù hợp với quy định FCC chúng làm gia tăng độ phức tạp thiết kế phát UWB đồng thời làm tăng công suất tiêu thụ Hiện nay, kỹ thuật mạch tạo xung UWB dựa mạch dao động LC [13-15] quan tâm nhiều nhóm tác giả kỹ thuật tạo tín hiệu tần số cao (GHz) với nhiễu pha biến động pha thấp Trang 225 Science & Technology Development, Vol 18, No.T4-2015 Kỹ thuật mạch dao động vi sai ghép chéo Trong báo này, phát xung UWB thiết kế dựa kỹ thuật mạch dao động LC, cụ thể phát xung UWB trình bày hình sau Các kỹ thuật mạch dao động transistor dao động Colpitts hay Hartley có hạn chế làm ảnh hưởng đến hệ số phẩm chất mạch LC Ngoài ra, kỹ thuật cung cấp ngõ (single-ended output), hệ thống thu phát khơng dây thường sử dụng tín hiệu vi sai, thu sử dụng trộn (double-balanced mixer) Vì vậy, kỹ thuật mạch vi sai ghép chéo (CrossCoupled Differential) sử dụng việc thiết kế tạo xung UWB Hình trình bày mạch dao động vi sai ghép chéo Hình 2A trình bày mạch dùng cặp transistor NMOS với nguồn dòng cực nguồn nhằm cung cấp độ lợi vòng (loop gain) làm giảm tổn hao mạch LC Kỹ thuật thích hợp cho ứng dụng tần số cao Hình 2B trình bày mạch dùng cặp transistor PMOS với nguồn dòng cực nguồn Kỹ thuật thích hợp cho ứng dụng tần số thấp Hình 2C tương tự Hình A khơng dùng nguồn dòng Hình Sơ đồ khối phát xung UWB Bộ phát xung UWB thiết kế gồm hai khối chính: Khối điều chế tín hiệu sử dụng phương pháp điều chế khố bật tắt (On-off keying-OOK): tín hiệu xung clock liệu điều chế thông qua cổng logic AND mạch phát cạnh xuống xung Khối tạo xung UWB sử dụng mạch tạo dao động LC, khối quan trọng phát xung UWB A B C Hình Các mạch dao động vi sai ghép chéo (A) NMOS với nguồn dòng; (B) PMOS với nguồn dòng; (C) NMOS khơng có nguồn dòng Trang 226 TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 18, SỐ T4- 2015 A + v _ + v _ i Rin B Hình Mạch tương đương (A) Mạch LC tương đương (B) Điện trở tương đương nhìn từ mạch LC Mạch dao động vi sai ghép chéo NMOS với nguồn dòng chọn cho thiết kế mạch tạo xung UWB, mạch vẽ lại thành mạch tương đương Hình Trong đó: Rp điện trở tương đương điện cảm điện dung LC Rp1 điện trở song song tương đương với trở kháng ký sinh Lp1 Rp2 điện trở song song tương đương với trở kháng ký sinh Lp2 Rin điện trở tương đương nhìn từ mạch LC, ta có Rin= v/i điện áp v áp vào cực máng hai transistor M1 M2 Khi v = vds1 - vds2, Rin= (vds1 - vds2)/i , i= -gm.vds1 đảm bảo mạch dao động, Rp phải thoả điều kiện Rp > -2/gm (Barkhausian criteria) Phân tích ký sinh Đối với hệ thống UWB hoạt động dải tần số cao (3,1 - 10,6 GHz), vấn đề ký sinh transistor MOS cần phải xem xét đến Hình trình bày điện dung điện trở ký sinh transistor NMOS Trong gồm có điện dung ký sinh Cgd , Cgs điện trở ký sinh rds Khi M1 M2 kết hợp thành cặp (matched) Hình 3B chúng có vds ngược hướng (vds2 = - vds1), v = vds1 - (- vds1) = 2vds1 Suy Rin = -2vds1/gm.vds1 Rin = -2/gm, gm độ hỗ dẫn transistor Để Hình Ký sinh transistor NMOS Trang 227 Science & Technology Development, Vol 18, No.T4-2015 Hình trình bày mạch dao động có tính đến điện trở điện dung ký sinh Cox điện dung lớp oxit cổng đơn vị diện tích Cov điện dung lớp chồng chéo lên đơn vị chiều rộng W chiều rộng transistor NMOS Lchannel chiều dài transistor NMOS Tổng điện dung ký sinh nhánh tải LC là: C para _ total  Cgs  Cgd  W ( Cox L  Cov ) (2) Tần số dao động trình bày sau: RS (C  C para _ total ) 1 L L(C  C para _ total ) Hình Mạch dao động vi sai ghép chéo có tính đến ký sinh Trong đó, điện dung ký sinh transistor NMOS song song với điện dung C mạch LC làm giảm tần số dao động Do đó, điện dung C mạch LC phải giảm để tính đến điện dung ký sinh Các điện trở ký sinh transistor NMOS tạo nhiễu nhiệt làm tăng nhiễu pha dao động Ngoài điện trở ký sinh làm tăng tổn hao tạo dao động, đòi hỏi giá trị độ hỗ dẫn gm transistor NMOS phải lớn so với độ hỗ dẫn transistor NMOS điều kiện lý tưởng Các điện trở ký sinh transistor NMOS tạo nhiễu nhiệt làm tăng nhiễu pha dao động Ngoài điện trở ký sinh làm tăng tổn hao tạo dao động, đòi hỏi giá trị độ hỗ dẫn gm transistor NMOS phải lớn so với độ hỗ dẫn transistor NMOS điều kiện lý tưởng Điện dung cổng-nguồn cổng-máng transistor NMOS xác định sau: Cgs  CoxWLchannel Cgd  CovW Trong (1) 0  (3) Đối với mạch LC khơng tổn hao tần số dao động xác định sau: 0  L(C  C para _ total ) (4) Điều kiện để bắt đầu dao động, transistor NMOS phải có độ hỗ dẫn gm tối thiểu là: gm  R(C  C para _ total ) L  rds (5) Độ lợi transistor NMOS xác định sau: AM  gm1 ( Rp1 / / rds1 ) (6) AM  gm2 ( Rp / / rds ) Trong rds1 rds2 điện trở nguồn-máng tương ứng hai transistor M1 M2 gm1 gm2 độ hỗ dẫn tương ứng hai transistor M1 M2 Rp1 Rp2 điện trở song song tương đương mạch LC Từ độ lợi vòng kín mạch xác định công thức sau: H ()  AM AM  gm1 gm ( Rp1 / / rds1 )( Rp / / rds ) (7) Trang 228 TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 18, SỐ T4- 2015 PHƯƠNG PHÁP Độ rộng xung từ 300 ps – 1,0 ns Mật độ phổ công xuất nhỏ -41,3 dBm/MHz Thiết kế phát xung UWB Trong phát xung UWB, mạch tạo xung (mạch LC) mạch chủ yếu Do phần tập trung vào việc tính tốn thơng số mạch LC Nhiễu pha tối thiểu Diện tích chip nhỏ Cơng suất tiêu thụ thấp Thông số yêu cầu cho thiết kế mạch sau: Sơ đồ mạch LC trình bày Hình Cơng nghệ thiết kế CMOS 0,13μm Tần số dao động ( 0 ) 8,0 GHz C1 L1 C2 R1 L2 R2 gb In Vout Out SW1 g M1 gb M2 SW2 Out gb In g M4 In Out Ibias M5 Vbias M3 g Hình Mạch dao động LC Trong điện cảm loại xoắn ốc (ch013g8LM_Ind_Spi) chọn thiết kế mạch dựa thư viện ch013g_OIF công nghệ thiết kế CMOS 0,13 μm Global Foundries, có hệ số phẩm chất cao điện dung ký sinh thấp Hình Điện cảm loại xoắn ốc Trang 229 Science & Technology Development, Vol 18, No.T4-2015 Sự biến thiên điện cảm, hệ số phẩm chất điện trở nội theo tần số trình bày hình Hình 8A, Hình 8B Hình 8C Nhận thấy hệ số A phẩm chất điện cảm đạt cao tần số 8,0 GHz giá trị điện cảm điện trở nội tăng lên tần số tăng B C Hình Thơng số điện cảm (A) Sự biến thiên điện cảm L theo tần số (B) Sự biến thiên hệ số phẩm chất QL theo tần số (C) Sự biến thiên điện trở nội Rs theo tần số Theo yêu cầu tần số dao động ( 0 ) 8,0 GHz Từ Hình xác định giá trị điện cảm L, hệ số phẩm chất QL điện trở nội Rs điện cảm sau: Trong Ibias dòng điện bias cung cấp transistor M3 Từ công thức (8), suy I bias  QL = 12,016 L = 1,2854nH Rs = 5,4  Tuy nhiên để đảm bảo cho xung UWB có độ rộng (thời gian tồn tại) nhỏ 1,0 ns cần phải tăng giá trị điện trở Rs mạch LC để dao động tắt dần nhanh cách mắc nối tiếp điện trở R1 R2 với điện cảm tương ứng L1 L2 Giá trị R1 R2 xác định q trình thực mơ (R1 = R2 = 10  ) Do giá trị điện trở nối tiếp với điện cảm mạch LC 15,4  (Rs + R1) Theo sơ đồ mạch LC (Hình 6), điện áp ngõ tải LC tần số cộng hưởng 0 xác định công thức sau [17]: Vout  Ibias Rp  Ibias0 LQ Trang 230 (8) Vout 0 LQ (9) Trong đó, Vout điện áp ngõ tối thiểu Thay giá trị L, Q d vào (9), tính dòng Ibias sau: I bias  Vout 20 103  0 LQ 10 1, 2854 109 12, 016 (10)  0,16 103 ( A)  0,16(mA) Xác định chiều rộng W transistor, theo mơ hình transistor MOS [18]: dI D W  kp (VGS  VT ) dVGS Lchannel kp W g ID  (VGS  VT )2  m (VGS  VT ) Lchannel gm  Từ (11), suy g m Lchannel W k p (VGS  VT ) (11) (12) (13) TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 18, SỐ T4- 2015 Trong Lchannel : Chiều dài kênh tối thiểu transistor mạch LC chọn cố định 0,13μm (dựa công nghệ thiết kế CMOS 0,13μm) để có dao động tần số cao giảm điện dung ký sinh VT : điện áp ngưỡng VGS : điện áp cổng-nguồn, VGS chọn cho VGS – VT nằm khoảng từ 0,4 – 0,5V k p  nCox độ linh động điện tử, Cox điện dung cực cổng đơn vị diện tích gm xác định công thức (5) trường hợp transistor MOS không lý tưởng (có ảnh hưởng ký sinh), Cpara_total xác định cơng thức (2) Kích thước cặp transistor M1 M2 không làm ảnh hưởng đến nhiễu dao động Nhiễu dao động bị ảnh hưởng kích thước Tần số đáp ứng M3 phân tích dựa sơ đồ mạch Hình [16] id ,dB ig id Cgd transistor nguồn dòng M3 Kích thước M3 bị giới hạn điện dung ký sinh M3 góp phần vào nút nguồn cặp transistor ghép chéo Nếu kích thước M3 lớn tạo điện dung ký sinh từ nút nguồn cặp transistor ghép chéo xuống đất Lúc này, dòng điện chạy qua M1 M2 khơng số cặp transistor ghép chéo làm việc vùng tuyến tính, điều làm giảm hệ số phẩm chất tải gây thêm tổn hao tank Do đó, việc lựa chọn kích thước transistor cho đảm bảo dao động tần số cao giảm thiểu điện dung ký sinh Chiều rộng transistor nguồn dòng M3 chọn 1,0 μm, với dòng bias cung cấp 0,16 mA Chiều rộng cặp transistor ghép chéo M1 M2 chọn 1,0 μm, chiều rộng transistor M4 M5 50 μm VDS ig Cgs vgs VGS (A) fT f (B) Hình Tần số đáp ứng transistor NMOS (A) Sơ đồ mạch (B) Xác định tần số đáp ứng Theo Hình (A) cho thấy cực máng transistor NMOS AC ground (được nối tắt thơng qua VDS) Do cực cổng xuất điện dung Cgs Cgd, có: vgs  ig j.(Cgs  Cgd ) Biết id = gm vgs , xác định độ lợi dòng transistor NMOS sau: id gm  ig 2 f (Cgs  Cgd ) (15) (14) Trang 231 Science & Technology Development, Vol 18, No.T4-2015 Đối với MOSFETs kênh ngắn (shortchannel) xác định tần số đáp ứng transistor NMOS dựa công thức (16) [16]: fT  gm V  ovn 2 Cgs L tăng độ lợi hệ thống có tốc độ xử lý cao), VGS = 440 mV, VDS = 120 mV Vdd = 1,2 V, Kết mơ trình bày Hình 10 (16) Vovn điện áp lái vượt giới hạn (overdrive voltage), Vovn = VGS - VTHN , cơng nghệ thiết kế CMOS 0,13μm điện áp ngưỡng (VTHN) transistor NMOS chọn 380 mV Đối với thiết kế mạch tương tự nói chung cần đặt điện áp Vovn vào khoảng 5% Vdd, với Vdd = 1,2 V suy Vovn = 60 mV, từ tính VGS = Vovn + VTHN = 60 mV + 380 mV = 440 mV Từ kế tính tốn trên, thực mơ để xác định tần số đáp ứng transistor NMOS (dựa công nghệ thiết kế CMOS 0,13μm), với W/L NMOS M3 chọn 1,0 μm/0,13 μm (việc chọn W/L tối thiểu nhằm Hình 10 Kết mơ tần số đáp ứng Dựa việc xác định tần số đáp ứng Hình (B), từ kết mơ Hình 10, xác định tần số đáp ứng transistor NMOS fT  GHz Bảng Các thông số mạch LC Trang 232 Thông số Giá trị Thông số Giá trị M1(W/L) 1,0/0,13 μm R1 10  M2(W/L) 1,0/0,13 μm R2 10  M3(W/L) 1,0/0,13 μm L1 1,2854 nH M4(W/L) 50/0,13 μm L2 1,2854 nH M5(W/L) 50/0,13 μm C1 3,75 pF Vdd 1,2 V C2 3,75 pF Vbias 440 mV Ibias 0,16 mA fT GHz TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 18, SỐ T4- 2015 Mơ phát xung UWB Bộ phát xung UWB thiết kế dựa hai khối sau: Khối thứ khối điều chế tín hiệu sử dụng phương pháp điều chế khoá bật tắt (On-off keying-OOK), bao gồm: cổng logic AND đầu vào mạch phát cạnh xuống xung Khối thứ hai khối tạo xung UWB sử dụng mạch tạo dao động LC Sơ đồ mạch tạo xung UWB thiết kế Hình Hình 11 Sơ đồ mạch tạo xung UWB Nguyên lý hoạt động tạo xung UWB Trong khối điều chế tín hiệu: tín hiệu xung clock (tín hiệu A) data (tín hiệu B) đưa vào qua cổng AND, lúc đầu cổng AND liệu tách thành bit dựa xung clock (tín hiệu C) Sau bit đưa vào mạch phát cạnh xuống xung theo hai nhánh: nhánh đưa trực tiếp đến cổng logic NOR, nhánh lại tạo trì hỗn tín hiệu vào (tín hiệu D) cách sử dụng cổng logic NOT, trước NOR tín hiệu trì hỗn với tín hiệu đưa đến trực tiếp Ở đầu mạch phát cạnh xuống (tín hiệu E) thu xung đơn (single pulse), tiếp tín hiệu E đảo thơng qua cổng logic NOT hai tín hiệu E tín hiệu đảo E đưa vào mạch tạo dao động LC thông qua công tắc SW1 SW2 để tạo xung UWB (tín hiệu F) Như trình bày Hình 11, tần số xung UWB tạo mạch LC Cặp NMOS M1 M2 mắc chéo kéo xuống với dòng điện Ibias, thực NMOS M3 nằm vùng bảo hoà Cặp NMOS mắc chéo tạo điện trở âm -2/gm để bù trừ tổn hao LC, gm độ hỗ dẫn (transconductance) hai transistor M1 M2 Có hai tín hiệu xung hẹp (E đảo E) tạo từ mạch phát cạnh xuống, điều khiển cơng tắc SW1 SW2 Khi SW1 OFF (tương ứng SW2 ON), mạch LC tạo dao động KẾT QUẢ Bộ phát xung UWB thiết kế mô dựa công nghệ CMOS 0,13μm Mạch thực với nguồn cung cấp 1,2 V, công suất tiêu thụ trung bình phát xung (Pavg) 0,55 mW Thực việc truyền 25 bit liệu gồm: 0101011001011010011011101 với xung clock 500 MHz, tốc độ truyền liệu 500 Mbps (do điều chế tín hiệu tương ứng xung cho bit liệu) Trang 233 Science & Technology Development, Vol 18, No.T4-2015 Hình 12 Kết mơ phát xung UWB Trong A xung clock (500 MHz) B liệu vào C liệu vào điều chế D trì hỗn liệu điều chế thơng qua cổng logic NOT E tín hiệu xung mạch phát cạnh xuống F xung UWB Khối thứ nhất: khối dùng để điều chế liệu vào phương pháp OOK Đầu tiên liệu tín hiệu xung clock điều chế thơng qua cổng logic AND, để tạo bit liệu Hình 13 Dữ liệu điều chế Trang 234 TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 18, SỐ T4- 2015 Sau bit liệu đưa vào mạch phát cạnh xuống xung, tín hiệu chia thành hai nhánh: nhánh đưa trực tiếp đến cổng logic NOR, nhánh lại tạo trì hỗn cách sử dụng cổng logic NOT trước đưa đến cổng logic NOR Ở đây, đặc tính trì hỗn truyền cổng logic NOT xem xét Cấu tạo cổng logic linh kiện điện tử, transistor ngắt dẫn cần phải có thời gian ngõ vào cổng logic thay đổi trạng thái chắn ngõ khơng thể thay đổi được, thời gian nhỏ, gọi thời gian chuyển tiếp sai biệt thời gian thay đổi logic ngõ so với ngõ vào gọi thời gian trì hỗn truyền Kết mơ tín hiệu xung tạo cổng logic NOR từ hai nhánh tín hiệu vào Hình 14 Tín hiệu xung (impulse) tạo Hình 15 Tín hiệu xung phóng to Khối thứ hai: có chức tạo xung UWB xung đưa đến ăng-ten truyền đến thu Mạch LC nhận tín hiệu xung tín hiệu đảo đưa vào thơng qua hai cơng tắc chuyển SW1 SW2 Trang 235 Science & Technology Development, Vol 18, No.T4-2015 Xung UWB xác định miền thời gian (time domain) miền tần số (frequency domain - normalize PSD) trình bày Hình 16 Hình 17 Kết cho thấy, tín hiệu xung UWB có biên độ đỉnh-đỉnh (Vpp) 88,6 mV Đối với truyền thông UWB khoảng cách ngắn, biên độ xung đủ lớn để đưa đến ăng- ten truyền đến thu mà không cần sử dụng khuếch đại tín hiệu băng rộng Độ rộng xung UWB vào khoảng 586 ps với băng thông 4,0 GHz (6 – 10 GHz), tần số fc = 8,0 GHz mật độ phổ công xuất xung UWB nhỏ -41,3 dBm/MHz thoả mãn yêu cầu FCC phổ tần UWB 625.81mV 13.07ns 13.656ns 537.26mV Hình 16 Xung UWB miền thời gian Hình 17 Mật độ phổ cơng suất xung UWB Trang 236 TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 18, SỐ T4- 2015 Thực mơ góc xử lý (process corner): FF, FS, TT, SF, SS nhiệt độ phòng (27 o C) nhằm xem xét sai lệch thông số q trình chế tạo chip Kết mơ trình bày bảng sau: Bảng Sự biến thiên biên độ, độ rộng xung, tần số fc theo góc xử lý Góc xử lý FF FS TT SF SS Biên độ đỉnh-đỉnh (mV) 98,03 90,96 88,6 77,3 63,8 Độ rộng xung (ps) Tần số fc (GHz) 548 595 586 615 580 8,5 8,0 8,0 8,5 8,0 Từ xung UWB tạo trên, xác định thông số sau: Chu kỳ xung (PRT) 2ns/pulse Cơng suất tiêu thụ trung bình phát xung (Pavg) 0,55 mW Áp dụng công thức (17) tính lượng xung sau: E = 0,55 (mW) x (ns/pulse) = 0,55 x 10-3 (W) x x 10-9 (s/pulse) = 1,1 x 10-12 (W.s/pulse) = 1,1 x 10-12(J/pulse) = 1,1 (pJ/pulse) Ngoài ra, từ công thức (18), tần số phát xung xác định sau: PRR = 1/PRT Nhận xét: Biên độ đỉnh – đỉnh giảm tương ứng với gốc xử lý FF, FS, TT, SF, SS, SS có biên đỉnh – đỉnh thấp nhất, PMOS Fast (FF SF) tần số fc tăng lên 500Mhz (fc = 8,5 GHz) Tính tốn lượng xung Năng lượng xung xác định công thức sau: E = (Pavg)(PRT) (17) Trong Pavg cơng suất tiêu thụ trung bình phát xung PRT (Pulse Repetition Time): chu kỳ xung PRT = 1/PRR (18) (19) -9 =1/2 ns = 0,5 x 10 s = 0,5 x 10 Hz = 500 MHz PRR thông số quan trọng Dựa thông số này, tốc độ truyền liệu (data rate) phát xung xác định theo công thức sau: f p  n f d hay fd  fp (20) n Trong fp tần số phát xung, có fp = 500 MHz từ công thức (19), fd tốc độ truyền liệu, n số xung tạo cho bit liệu Trong phát này, bit liệu tạo tương ứng ba xung (n = 1), tốc độ truyền liệu xác định theo công thức (20) sau: fd  f p = 500 Mbps n PRR (Pulse Repetition Rate) Pulse Repeation Frequency (PRF): số lượng xung phát giây (tần số phát xung) Trang 237 Science & Technology Development, Vol 18, No.T4-2015 Thực layout mô sau layout phát xung UWB Bộ phát xung UWB thiết kế layout dựa công nghệ chế tạo CMOS 0,13 μm Hình 18 trình bày kết layout phát xung UWB, với diện tích die đo đạt vào khoảng 0,22 mm2 Phần chiếm diện tích nhiều die chủ yếu điện cảm L Bên cạnh đó, phát xung UWB thực mơ sau layout, kết trình bày Hình 19 Hình 18 Kết layout phát xung UWB A B Hình 19 Kết mơ sau layout phát xung UWB (A) xung UWB miền thời gian; (B) mật độ phổ công suất xung UWB Trang 238 TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 18, SỐ T4- 2015 Bảng trình bày kết mơ sau layout phát xung UWB tóm tắt so sánh với kết mô schematic khảo đánh giá hoạt động chip sau chế tạo KẾT LUẬN Từ kết so sánh cho thấy ảnh hưởng ký sinh nên kết mô sau layout phát xung bị thay đổi tiêu cực so với mơ từ schematic, thí dụ như: biên độ đỉnhđỉnh xung giảm 50 mV, độ rộng xung tăng gần 100ps cơng suất tiêu thụ trung bình tăng gần 0,1 mW Tuy nhiên, truyền thông UWB chip (ở khoảng cách vài chục mm) biên độ đủ lớn để truyền đến thu mà không cần sử dụng khuếch đại tín hiệu băng rộng Độ rộng xung UWB khoảng 675 ps thoả mãn yêu cầu độ rộng xung cho truyền thông UWB khoảng cách ngắn băng thơng 4,0 GHz Ngồi ra, kết mơ sau layout phát UWB xem sở để tham Bộ phát xung UWB thiết kế sử dụng phương pháp mạch tạo xung LC để tạo xung UWB Kết đạt xung UWB phù hợp với yêu cầu đặt phát xung UWB, nhằm ứng dụng việc truyền thông tin chip với Xung UWB tạo với biên độ đỉnh-đỉnh đủ lớn độ rộng xung đủ rộng để đáp ứng cho truyền thông chip Năng lượng xung thấp mật độ phổ công xuất xung UWB nhỏ -41,3 dBm/MHz thoả mãn yêu cầu FCC phổ tần UWB Tốc độ truyền liệu phát xung UWB 500 Mbps Bộ phát xung UWB thiết kế dựa cơng nghệ CMOS 0,13 μm, với diện tích mạch tích hợp die vào khoảng 0,22 mm2 Bảng So sánh kết mô phát xung UWB sau layout so với mô schematic Thông số kỹ thuật (Specification) Cơng nghệ Technology (µm) Băng thơng (GHz) Biên độ đỉnh-đỉnh xung Vpp (mV) Độ rộng xung Pulse Width (ps) Năng lượng xung Energy (pJ/pulse) Công suất tiêu thụ trung bình Pavg (mW) Diện tích die Chip area (mm2) Kết mô Schematic (Schematic Simulation) 0,13μm Kết mô sau layout (Post-Layout Simulation) 0,13μm - 10 4,5 - 8,5 88,6 30 586 675 1,1 1,24 0,55 0,62 - 0,22 Trang 239 Science & Technology Development, Vol 18, No.T4-2015 Design and simulation of pulse generator for UWB based on LC-tank differential oscillators topology  Nguyen Chi Nhan University of Science, VNU-HCM  Duong Hoai Nghia Univrsity of Technology, VNU-HCM  Dinh Van Anh University of Saskatchewan, Canada ABSTRACT This paper presents a detailed analysis, design and simulation of pulse generator for Ultra-Wideband (UWB) based on LC-tank differential oscillators topology The differential oscillators with a cross-coupled NMOS pair and a tail current source are used to achieve more positive gain and generate negative resistance to the LC-tank Besides, this oscillator is suitable for UWB high frequency and low power applications The UWB pulse generator is composed of a simple on-off keying (OOK) modulated and LC-tank differential oscillators The circuit of UWB pulse generator designed and simulated in 0.13 um CMOS technology The UWB pulse generator generates a pulse for the - 10 GHz UWB transmitter Simulation results show a pulse width of 586 ps, a peak to peak amplitude pulse of 88.6 mV from the 1.2 V power supply and the die area of 0.22 mm The average power consumption of approximately 0.55 mW and an energy consumption of 1.1 pJ/pulse at 500 MHz pulse repetition rate (PRR) are observed Key words: ultra-wide band (UWB), impulse generator, LC-tank differential oscillators TÀI LIỆU THAM KHẢO [10] D Wentzloff, A.P Chandrakasan, A 47pJ/pulse 3.1-to-5GHz all-digital UWB transmitter in 90 nm CMOS, ISSCC’07, 118-591 (2007) [11] V Kulkarni, et al., A 750Mb/s 12pJ/b 6to-10GHz digital UWB transmitter, CICC, 647-650 (2007) [12] J Ryckaert, et al., A 0.65-to1.4nJ/Burst 310 GHz UWB all-digital TX in 90nm CMOS for IEEE 802.15.4a, JSSC, 42, 12, 2860-2869 (2007) [13] T Norimatsu, et al., A UWB-IR transmitter with digitally controlled pulse generator, JSSC, 42, 6, 1300-1309 (2007) Trang 240 [14] V Kulkarni, et al., A 750 Mb/s, 12 pJ/b, 6-to-10 GHz CMOS IR-UWB transmitter with embedded on-chip antenna, JSSC, 44, 2, 394-403 (2009) [15] H Xie, X Wang, A Wang, B Zhao, Y Zhou, B Qin, H Chen, Z Wang, A varying pulse width 5th-derivative Gaussian pulse generator for UWB transceivers in CMOS, Proc IEEE Radio and Wireless Symposium, Orlando, Florida, USA, 171-174 (2008) [16] B Qin, H Chen, X Wang, A Wang, Y Hao, An ultra low-power FCC-compliant 5th-derivative gaussian pulse generator for TẠP CHÍ PHÁT TRIỂN KH&CN, TẬP 18, SOÁ T4- 2015 [17] [18] [19] [20] [21] [22] IR-UWB transceiver, Chinese Journal of Electronics, 18, 4, 605-609 (2009) S.C Chang, CMOS 5th derivative gaussian impulse generator for UWB application, Master of Science Electrical Engineering, The University of Texas At Arlington, 1-96 (2005) P.T Anh, V Krizhanovskii, S.K Han, S.G Lee, 4.7pJ/pulse 7th derivative gaussian pulse generator for impulse radio UWB, IEEE International Symposium on Circuits and Systems, 3043 – 3046 (2007) Y Zheng, et al., A 0.18μm CMOS dualband UWB transceiver, ISSCC’07, 114115 (2007) D Wentzloff, A Chandrakasan, Gaussian Pulse Generators for Subbanded ultrawideband transmitters, TMTT, 54, 4, 1647-1655 (2006) D Barras, et al., A Multi-modulation lowpower FCC/EC-compliant IR-UWB RF transmitter in 0.18-μm CMOS, RFIC, 6972 (2009) A Phan, et al., Energy-efficient lowcomplexity CMOS Pulse generator for [23] [24] [25] [26] [27] multiband UWB, TCASI, 55, 11, 35523563 (2008) S Diao, Y Zheng, C.Heng, A CMOS Ultra low-power and highly efficient UWB-IR transmitter for WPAN applications, IEEE Transactions on Circuits and Systems II, 56, 3, 200-204 (2009) P.T Anh, J Lee, V Krizhanovskii, S.K Han, S.G Lee, A 18-pJ/Pulse OOK CMOS transmitter for multiband UWB impulse radio, IEEE Microwave and Wireless Components Letters, 17, 9, 688690 (2007) R Jacob Baker, CMOS Circuit design, layout, and simulation-third edition, John Wiley & Sons, Inc., Hoboken, New Jersey (2010) R Norris, LC Tank voltage controlled oscillator, UW ASIC Analog Group, Waterloo, Ontario, Canada (2005) T.V On, Nguyên lý mạch tích hợp, NXB Đại Học Quốc Gia TP.HCM (2006) Trang 241 ... phát cạnh xuống xung Khối thứ hai khối tạo xung UWB sử dụng mạch tạo dao động LC Sơ đồ mạch tạo xung UWB thiết kế Hình Hình 11 Sơ đồ mạch tạo xung UWB Nguyên lý hoạt động tạo xung UWB Trong khối... thuật mạch dao động vi sai ghép chéo Trong báo này, phát xung UWB thiết kế dựa kỹ thuật mạch dao động LC, cụ thể phát xung UWB trình bày hình sau Các kỹ thuật mạch dao động transistor dao động. .. Hình Mạch tương đương (A) Mạch LC tương đương (B) Điện trở tương đương nhìn từ mạch LC Mạch dao động vi sai ghép chéo NMOS với nguồn dòng chọn cho thiết kế mạch tạo xung UWB, mạch vẽ lại thành mạch