co system generator

Xilinx is disclosing this user guide, manual, release note, andor specification (the Documentation) to you solely for use inthe development of designs to operate with Xilinx hardware devices. You may not reproduce, distribute, republish, download, display, post, or transmit the Documentation in any form or by any means including, but not limited to, electronic, mechanical, photocopying, recording, or otherwise, without the prior written consent of Xilinx. Xilinx expressly disclaims any liability arising out of your use of the Documentation. Xilinx reserves the right, at its sole discretion, to change the Documentation without notice at any time. Xilinx assumes no obligation to correct any errors contained in the Documentation, or to advise you of any corrections or updates. Xilinx expressly disclaims any liability in connection with technical support or assistance that may be provided to you in connection with the Information.THE DOCUMENTATION IS DISCLOSED TO YOU “ASIS” WITH NO WARRANTY OF ANY KIND. XILINX MAKES NO OTHER WARRANTIES, WHETHER EXPRESS, IMPLIED, OR STATUTORY, REGARDING THE DOCUMENTATION, INCLUDING ANY WARRANTIES OF MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE, OR NONINFRINGEMENT OF THIRDPARTY RIGHTS. IN NO EVENT WILL XILINX BE LIABLE FOR ANY CONSEQUENTIAL, INDIRECT, EXEMPLARY, SPECIAL, OR INCIDENTAL DAMAGES, INCLUDING ANY LOSS OF DATA OR LOST PROFITS, ARISING FROM YOUR USE OF THE DOCUMENTATION.© Copyright 2006 2011. Xilinx, Inc. XILINX, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, and other designated brandsincluded herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners.

http://monhoc.vn/tai-lieu/bai-giang-thiet-ke-vi-mach-lap-trinh-duoc-nguyen-thedung-2931/ http://doan.edu.vn/do-an/ung-dung-system-generator-de-tao-cau-hinh-cac-bo-dspphuc-vu-xu-ly-tin-hieu-rada-22530/ - Sau hướng dẫn thực việc tạo hệ thống DSP đơn giản sử dụng Xilinx System Generator System Generator chạy môi trường mô Simulink phần gói phần mềm toán học MATLAB Trong hướng dẫn hệ thống DSP đơn giản mô Simulink sau Co - simulation thực Board NEXYS3 (Spartan-6) Cosimulation tích hợp mô Simulink với phần cứng để thực kiểm tra chức hệ thống Các bước sau mô tả hướng dẫn này: • Bắt đầu từ System Generator với MATLAB • Tạo hệ thống DSP sử dụng Simulink System Generator • Mô hệ thống DSP sử dụng Simulink • Tạo System Generator cho Co-mô Board NEXYS3 (Spartan-6) • Thực phần cứng/phần mềm Co-simulation cho hệ thống DSP Starting System Generator • Mở phần mềm Xilinx System Generator, chọn Start → All Programs → Development → Xilinx → ISE Design Suite 14.6 → System Generator→ Xilinx System Generator 14.6 • Nó mở chương trình matlab chèn thư viện xilinx vào Simulink matlab Mở Simulink matlab ta có giao diện sau: - Bộ duyệt thư viện Simulink cho ta danh sách tất hộp công cụ khác cài đặt MATLAB có thư viện Xilinx Thư viện Xilinx gồm khối: Xilinx Blockset Xilinx Reference Blockset Xilinx XtremeDSP Kit - Các khối Xilinx blockset chứa tất khối sử dụng nhiều ứng dụng khác sử dụng Lab Tạo mô hình Simulink cách File → New → Model - Sau tạo hệ thống DSP đơn giản mô hình tạo Ví dụ sau tạo chương trình đơn giản sau Simulink - Các khối cần thực cho chương trình là: + Hai phép toán nhân + Một phép toán cộng + Hai phần tử lưu trữ để lưu trữ số 5,3 Chúng ta dùng khối constant cho hai phần tử - Đối với mô hình System Generator chúng phải có khối System Generator Block mô hình để tạo chương trình nạp lên phần cứng - Xây dựng mô hình phần cứng Simulink + Như nói Xilinx System Generator Block: Khối sử dụng mô hình System Generator Xilinx System Generator Block Khối tìm thấy thư viện Simulink: Xilinx blockset → Basic Elements → System Generator Block (++) Input / Output Gateways: khối System Generator sử dụng để chuyển đổi liệu nhận từ Simulink định dạng floating point để định dạng fixed point sử dụng mô hình hệ thống phần cứng dùng System Generator Sau đó, chúng chuyển đổi output hệ thống trở lại thành floating point Có hai loại cổng cung cấp System Generator: Input Gateways: sử dụng đầu vào System Generator để chuyển đổi liệu floating point sang định dạng fixed point Như hình sau thuộc tính Input Gateway xác định chi tiết định dạng fixed point Ba đặc tính quan trọng là: Output type : Gồm có đặc tính: Boolean biểu diễn liệu bit đơn, thứ hai two’s complement biểu diễn liệu phần bù cuối kiểu unsigned( không dấu) - Number of bits: Số bit để biểu diễn liệu - Binary point: Đây vị trí điểm nhị phân định dạng điểm cố định Để chọn khối ta vào đường dẫn Xilinx Blockset→Basic Elements→Gateway In ADD khối Gateway In kích đúp để thay đổi thuộc tính Thiết lập loại đầu two’s complement, số lượng bit 16 Binary point 12 hình Bạn thay đổi tên khối cách nhấp vào (++) Output Gateways: sử dụng để chuyển đổi liệu tạo từ System Generator định dạng fixed point sang định dạng floating point theo yêu cầu Simulink Output Gateways tự động phát định dạng fixed point từ đầu hệ thống không yêu cầu sửa đổi Đường dẫn tới Output Gateways là: Xilinx Blockset→Basic Elements→Gateway Out (++) Multipliers: Mô hình Simulink cần mạch nhân nên cần ADD hai mạch nhân vào Xilinx System Generator blockset cung cấp số khối cho phép tính số học Để ADD khối nhân ta chọn Xilinx Blockset→Math→Mult ADD hai khối Mult hình Kích đúp vào để thay đổi thuộc tính Như hình có hai basic options cho xác đầu thuộc tính bản: full user defined Trongfull precision option, khối nhân sử dụng định dạng đầu vào fixed point để xác định dạng đầu Trong trường hợp cần yêu cầu full precision có 32 bit với binary point 24bit Trong chế độ user defined precision rõ định dạng khác Trong trường hợp cần phải xác định một phương thức làm tròn số cho giá trị liệu thừa Trong hướng dẫn sử dụng tùy chọn full precision option Trong Implementation Menu người dùng lựa chọn tối ưu hóa cho tốc độ / phạm vi sử dụng nhúng Multipliers chuyên dụng FPGA Look Up Tables (LUTS) thay (++) Constants: Chúng ta cần số cần khối lưu trữ số Để đơn giản sử dụng Constant để đại diện cho hai yếu tố này.Mặc dù ứng dụng DSP thông thường cần phải thay đổi yếu tố cần phải sử dụng yếu tố nhớ để làm Constants thường thực cách sử dụng cấu hình Hardwired ADD hai số ta vào đường dẫn sau: Xilinx Blockset→Basic Elements→Constant Kích đúp vào khối Constant để hiển thị thuộc tính thay đổi giá trị số hình Nếu dùng Fixed-point (Signed (2’s comp)) chắn có đủ bit để biểu diễn số ( sô bit 16, Binary point 12 biểu diễn số từ -8 đến +7 Kết nối hình (++) Adder/Subtractor: Khối cuối Adder ADD đường dẫn sau: Xilinx Blockset→Math→AddSub Khối AddSub thực phép cộng phép trừ hai toán hạng Các định dạng fixed point đầu xác định từ định dạng đầu vào hình Kết nối khối lại với ta để khối hoàn chỉnh Tính toán tài nguyên - Chúng ta ước tính tài nguyên sử dụng thiết kế dùng khối Resource Estimator với khối multiplier thực LUTs/Multipliers với độ trễ thiết lập thực theo bước sau: + Kích đúp vào System Generator chọn HDL Netlist cho Compilation thiết lập sau: • Compilation: HDL Netlist • Part: Spartan6 xc6slx16-2csg324 + Thêm khối Resource Estimator từ thư viện Xilinx (Xilinx Blockset > Index) + Mở khối Resource Estimator Tại Estimate Tools chọn Estimate Sau nhấn vào nút Estimate + Công cụ Resource Estimator có kết khác dựa vào khối Multipliers sử dụng Multipliers chuyên dụng Look Up Tables FPGA Chuẩn bị môi trường mô - Sau hoàn thành hệ thống phần cứng, bắt đầu sử dụng Simulink để kiểm tra chức Simulink cung cấp môi trường mô linh hoạt cho phép xây dựng kịch thử nghiệm khác Để đơn giản, xây dựng kịch test cho hệ thống cách áp dụng đầu vào constant cho hệ thống hiển thị kết hình hiển thị giá trị single + Input: Simulink cung cấp số khối sử dụng đầu vào cho mô hình mô sử dụng môi trường Simulink Các khối tìm thấy theo đường dẫn: Simulink → Sources Từ Sources chọn khối Constant đặt hai khối Constant mô hình Kết nối số vào hai cổng đầu vào hệ thống Chọn giá trị chi hai cổng đầu vào 3.1 4.5 - Output: Simulink cung cấp số khối để hiển thị kết mô mô hình Các khối tìm thấy đường dẫn:Simulink → Sinks Từ mục chọn khối Display sử dụng để hiển thị giá trị đầu Kết nối khối để đầu hệ thống hình Mô hệ thống DSP sử dụng System Generator Simulink - Quá trình mô bắt đầu cách nhấn vào nút Start Simulation công cụ cửa sổ mô hình Simulink sử dụng để thực mô thời gian thực (mô chức năng) Trong trường hợp cần phải kiểm tra chức mô hình Vì thay đổi giá trị đầu vào Sau bắt đầu trình mô phỏng, System Generator bắt đầu xử lý khối mô hình tạo mô hình mô theo cấu hình cụ thể khối thể hình - Bước thực lần miễn cấu hình cho khối không thay đổi Sử dụng giá trị 3.1 4.5 đầu vào cho multiplier, kết hệ thống 29 5 Chuẩn bị System Generator cho Hardware/Software Co-Simulation - Trong phần trước, kiểm tra chức hệ thống DSP đơn giản sử dụng mô hình mô Simulink cho thành phần phần cứng khác Thông thường số vấn đề phát sinh mô hình chuyển vào phần cứng System Generator cung cấp số phương pháp để chuyển đổi mô hình xây dựng sử dụng Simulink vào phần cứng Một phương pháp gọi Hardware/Software Co-simulation Hardware/Software Co-simulation cho phép xây dựng version phần cứng mô hình sử dụng môi trường mô Simulink để thực số test xác minh chức hệ thống phần cứng - HW/SW Co-simulation hỗ trợ board FPGA từ Xilinx có hỗ trợ kết nối JTAG Ethernet Một số board thiết lập sẵn System Generator cho Cosimulation bao gồm board (Spartan-6) NEXYS3 sử dụng hướng dẫn a Yêu cầu board cho Co-Simulation - Đối với board FPGA cụ thể sử dụng cho Co-mô phỏng, cần có yêu cầu sau: • Một board FPGA Xilinx có đủ giao tiếp JTAG / Ethernet • Hỗ trợ cho giao tiếp JTAG / Ethernet • Xung clock • Cáp Xilinx Parallel / USB Programming cho giao tiếp JTAG b Tạo Module Co-Simulation - Kích đúp vào khối System Generator Một hộp thoại xuất Hình Hộp thoại cho phép bạn chọn loại phần cứng tạo cách sử dụng System Generator Nếu Board hỗ trợ xuất bạn nên làm theo bước Còn không hỗ trợ số bạn xui ( hehe đùa không hỗ trợ có hướng dẫn) - Trong danh mục compilation chọn Hardware Co-Simulation → NEXYS3 Board Plugin JTAG Một hộp thoại xuất có thông số board NEXYS3 + Nhấn Generate để xây dựng hệ thống phần cứng Bước tạo bitstream mà sau sử dụng để cấu hình FPGA Luồng ISE sử dụng System Generator để xây dựng bit-stream Tiến trình trình hiển thị cửa sổ Compilation Statue thể hình + Khi biên dịch hoàn tất, thư viện tạo có khối thể hình 14 Các tên thư viện cần "sg tut hwcosim lib" tên khối nên "sg tut hwcosim" Các khối có hai đầu vào đầu theo yêu cầu hệ thống DSP tạo trước Khối bao gồm tất chức cần thiết cho hệ thống để thực FPGA + Bây sẵn sàng để thực HW/SW Co-Simulation cho hệ thống DSP Thêm Board FPGA cho Co-Simulation - Có hai phương pháp để thêm Board bạn vào System Generator a Sao chép thư mục có sẵn từ Xilinx - Chúng ta tải "Nexys3 board plugin.zip" từ Xilinx Giải nén tập tin temp Các file Plugin yêu cầu cho phép JTAG Co-simulation nhắm mục tiêu Board NEXYS3 Giải nén tập tin Nexys3 ban plugin.zip trong: \ISE_DS\ISE\sysgen\plugins\compilation\Hardware Co-Simulation directory b Bổ sung Board FPGA tay - Bằng cách làm theo bước bạn thiết lập Board NEXYS3 (Spartan-6) cho HW/SW Co-Simulation không định nghĩa sẵn System Generator: • Kích đúp vào khối System Generator Một hộp thoại xuất Hình 19 Hộp thoại cho phép bạn chọn loại phần cứng tạo cách sử dụng System Generator • Trong danh mục compilation chọn Hardware Co-Simulation → New Compilation Target Một hộp thoại xuất cho phép bạn cấu hình Board (System Generator Board Description Builder) Lưu ý có số Board có sẵn danh sách • Hộp thoại System Generator Board Description Builder sử dụng cấu hình board để dùng cho Co-Simulation Đối với board cần có thông tin sau cần thiết để xác định board cho Co-Simulation sử dụng JTAG (Xem Hình 20): ++ Board Name: Tên Board xuất System Generator CoSimulation danh sách ++ Clock Pin Location: Số pin FPGA kết nối với free running clock ++ Clock Frequency: tần số free running clock ++ The FPGA part number: Các FPGA số phần ++ Các vị trí FPGA chuỗi JTAG: Vị trí FPGA chuỗi JTAG - Lưu ý: Nếu lần sử dụng System Generator bạn cần xây dựng danh mục phận lưu trữ chúng vào MATLAB Thực thi lệnh xlupdatepartinfo cửa sổ lệnh MATLAB thể hình 21 - Đối với Board NEXYS3 sử dụng giá trị sau:: – Board Name: NEXYS3 (Spartan-6) Board – Clock Pin Location: V10 – Clock Frequency: 100 MHz – The FPGA part number: ∗ Family: spartan6 ∗ Part: xc6sLX16 ∗ Speed: -3 ∗ Package: csg324 – The FPGA position in the JTAG chain: ** Nhấn Install để xây dựng file cần thiết để cấu hình board cho System Generator - Lưu ý: Bạn lưu cấu hình tập tin vào file nén để bạn sử dụng sau để cấu hình Board trường hợp System Generator cài đặt lại • Sau cài đặt cấu hình Board mới, tên board "NEXYS Board" xuất danh sách System Generator thuộc tính System Generator thể hình 22 Hardware/Software Co-Simulation FPGA - Trong phần trước thực hiện: • Chúng ta cấu hình System Generator cho HW / SW Co-Simulation sử dụng NEXYS3 Board (Spartan-6) • Chúng ta tạo thư viện với khối gói gọn việc thực phần cứng hệ thống DSP Khối liên kết với bit-stream nạp vào FPGA - Trong phần sửa đổi mô hình DSP để sử dụng khối Co-Simulation thay mô hình mô sử dụng trước + Tạo mô hình cách chọn File → Save as đặt tên file sg tut1 co + Trong mô hình sg tut1 co thay tất thành phần phần cứng với "sg tut hwcosim" từ thư viện "sg tut hwcosim lib" thể hình 15 + Kết nối cáp FPGA 'USB Prog' cáp 'UART' vào cổng USB Chờ cho tất drivers Microsoft Windows cài đặt + Nhấp đúp chuột vào khối "sg tut hwcosim" Cửa sổ thuộc tính khối xuất thể hình 15 Đối với cáp tải chọnDigilent USB JTAG Cable cho board NEXYS3 (Spartan- 6) sử dụng cáp Digilent USB JTAG để nạp Sau nhấn OK + Bây thiết kế sẵn sàng cho Co-Simulation Nhấp vào nút Start Simulation công cụ để bắt đầu Co-Simulation System Generator nạp file bitstream khối "sg tut hwcosim" thể hình 16 + Khi nạp hoàn tất, System Generator đọc đầu vào từ môi trường mô Simulink gửi chúng đến thiết kế board cách sử dụng kết nối JTAG System Generator sau đọc đầu từ JTAG gửi đến Simulink để hiển thị + Sau mô hoàn thành kết hiển thị hình 17 Chúng ta xác minh kết cách so sánh đầu mô với đầu mô Simulnik (đầu dự kiến 29) thể hình 17 7 Tạo code VHDL từ Xilinx System Generator - Một lợi Xilinx System Generator khả tạo code HDL từ thiết kế Hãy sử dụng gốc mô hình sg tut1 xây dựng từ khối người sử dụng Co-simulation Bằng cách làm theo bước tạo code VHDL phân tích thiết kế sử dụng phần mềm Xilinx ISE - Tiến hành chuyển đổi: + Trước tiên phải đảm bảo thời gian chờ khối multiplier tab ' Implementation ' chọn "embedded multiplier", chọn “Use behavioral HDL” + Kích đúp vào khối System Generator thiếp lập theo bước sau: • Compilation: HDL Netlist • Part: Spartan6 xc6slx16-2csg324 • Synthesis Tool: XST • Hardware Description Language: VHDL • Target Directory: /ise • Create Testbench: unchecked • FPGA System Clock Period (ns): 10 + Nhấn Generate để tạo code HDL tập tin project ISE + Select Start → All Programs → Development → Xilinx → ISE Design Suite 14.6 → ISE + Mở project tạo cách chọn File → Open Project chọn sg tut 1.xise thư mục project ISE - Chúng ta thấy phần mềm code VHDL thiết kế tạo Simulink Các bạn chỉnh sửa chạy kiểm tra xem sơ đồ mạch ISE 8.TÓM LẠI - Trong hướng dẫn sử dụng Xilinx System Generator để thực mô phỏng, tạo thiết kế DSP từ khối Xilinx System Generator môi trường Simulink nạp chúng vào phần cứng FPGA để kiểm tra Bài kết thúc hướng dẫn Xilinx System Generator Các bạn có thắc mắc cmt hoạc liên hệ theo Face chữ kí Cảm ơn [...]... HW/SW Co- Simulation nếu nó không được định nghĩa sẵn trong System Generator: • Kích đúp vào khối System Generator Một hộp thoại sẽ xuất hiện như trong Hình 19 Hộp thoại này cho phép bạn chọn loại của phần cứng tạo ra bằng cách sử dụng System Generator • Trong danh mục compilation chọn Hardware Co- Simulation → New Compilation Target Một hộp thoại mới sẽ xuất hiện cho phép bạn cấu hình một Board mới (System. .. board cho System Generator - Lưu ý: Bạn có thể lưu các cấu hình tập tin vào một file nén để bạn có thể sử dụng nó sau này để cấu hình các Board trong trường hợp System Generator đã được cài đặt lại • Sau khi cài đặt các cấu hình Board mới, tên board "NEXYS 3 Board" sẽ xuất hiện trong danh sách System Generator trong các thuộc tính System Generator như thể hiện trong hình 22 6 Hardware/Software Co- Simulation... thiết kế đã sẵn sàng cho Co- Simulation Nhấp vào nút Start Simulation trên thanh công cụ để bắt đầu Co- Simulation System Generator đầu tiên sẽ nạp file bitstream của khối "sg tut 1 hwcosim" như thể hiện trong hình 16 + Khi nạp hoàn tất, System Generator đọc đầu vào từ môi trường mô phỏng Simulink và gửi chúng đến các thiết kế trên board bằng cách sử dụng kết nối JTAG System Generator sau đó đọc các... (System Generator Board Description Builder) Lưu ý rằng có một số Board có sẵn trong danh sách • Hộp thoại System Generator Board Description Builder được sử dụng cấu hình một board mới để dùng cho Co- Simulation Đối với mỗi board cần có các thông tin sau đây là cần thiết để xác định các board cho Co- Simulation sử dụng JTAG (Xem Hình 20): ++ Board Name: Tên của Board sẽ xuất hiện trong System Generator CoSimulation... 29) như thể hiện trong hình 17 7 Tạo code VHDL từ Xilinx System Generator - Một trong những lợi thế của Xilinx System Generator là khả năng tạo ra code HDL từ thiết kế của mình Hãy chắc chúng ta sử dụng bản gốc mô hình sg tut1 đã xây dựng từ các khối cơ bản và không phải là người sử dụng Co- simulation Bằng cách làm theo các bước dưới đây chúng ta có thể tạo ra code VHDL và phân tích thiết kế sử dụng... là code VHDL của thiết kế đã tạo trong Simulink Các bạn có thể chỉnh sửa hoặc chạy kiểm tra và xem sơ đồ mạch trong ISE 8.TÓM LẠI - Trong 6 bài hướng dẫn chúng ta đã sử dụng Xilinx System Generator để thực hiện các mô phỏng, tạo các thiết kế DSP từ các khối Xilinx System Generator trên môi trường Simulink và nạp chúng vào phần cứng FPGA để kiểm tra Bài 6 là bài kết thúc hướng dẫn Xilinx System Generator. .. Module Co- Simulation - Kích đúp vào khối System Generator Một hộp thoại sẽ xuất hiện như trong Hình dưới Hộp thoại này cho phép bạn chọn loại của các phần cứng được tạo ra bằng cách sử dụng System Generator Nếu Board được hỗ trợ nó sẽ xuất hiện và bạn nên làm theo các bước dưới đây Còn không hỗ trợ thì số bạn xui thôi ( hehe đùa chớ nếu không hỗ trợ thì sẽ có bài hướng dẫn) - Trong danh mục compilation... File → Save as và đặt tên file mới là sg tut1 co + Trong mô hình sg tut1 co thay thế tất cả các thành phần phần cứng với "sg tut 1 hwcosim" từ thư viện "sg tut 1 hwcosim lib" như thể hiện trong hình 15 + Kết nối cáp FPGA 'USB Prog' và cáp 'UART' vào cổng USB Chờ cho tất cả các drivers Microsoft Windows được cài đặt + Nhấp đúp chuột vào khối "sg tut 1 hwcosim" Cửa sổ thuộc tính của khối sẽ xuất hiện... multiplier", và chọn “Use behavioral HDL” + Kích đúp vào khối System Generator và thiếp lập theo các bước sau: • Compilation: HDL Netlist • Part: Spartan6 xc6slx16-2csg324 • Synthesis Tool: XST • Hardware Description Language: VHDL • Target Directory: /ise • Create Testbench: unchecked • FPGA System Clock Period (ns): 10 + Nhấn Generate để tạo code HDL và các tập tin project ISE + Select Start → All Programs... hwcosim lib" và tên khối nên được "sg tut 1 hwcosim" Các khối có hai đầu vào và một đầu ra theo yêu cầu của hệ thống DSP chúng ta đã tạo trước đó Khối này bao gồm tất cả các chức năng cần thiết cho hệ thống để thực hiện trên FPGA + Bây giờ chúng ta đã sẵn sàng để thực hiện HW/SW Co- Simulation cho hệ thống DSP 6 Thêm một Board FPGA mới cho Co- Simulation - Có hai phương pháp để thêm Board của bạn vào System