THỰC THI VÀ ĐÁNH GIÁ MẠNG TRÊN CHIP (NOC) SỬ DỤNG CÔNG CỤ SYNOPSYS

THỰC THI VÀ ĐÁNH GIÁ MẠNG TRÊN CHIP (NOC) SỬ DỤNG CÔNG CỤ SYNOPSYS IMPLEMENTATION AND EVALUATION NETWORK-ON-CHIP (NoC) BY USING SYNOPSYS TOOL Phạm Văn Khoa Bộ môn Điện Tử Viễn Thông Trường Đại Học Sư Phạm Kỹ Thuật Tp.HCM Số 1,Võ Văn Ngân, Q.Thủ Đức, TpHCM khoapv@hcmute.edu.vn TÓM TẮT: Bài báo trình bày mô hình minh hoạ hệ thống chip ứng dụng tảng kết nối mạng chip (NoC-based SoC) Việc xây dựng mô hình mạng với topo dạng lưới chiều kích thước 4x4 thực Trong đó, kiến trúc router với phương pháp chuyển mạch gói, thành phần giao tiếp mạng, thành phần xử lý xử lý, nhớ, ngoại vi xây dựng công cụ Quartus thực thi phần cứng Altera DE2 Một giao diện xây dựng dựa công cụ Matlab hỗ trợ cho việc giám sát tình trạng hoạt động mạng Việc đánh giá tần số hoạt động, công suất tiêu thụ, diện tích thiết kế thực dựa phần mềm Design Compiler thư viện saed90nm Synopsys Từ khoá: Mạng chip, Chuyển mạch gói, Mô hình lưới, Synopsys Design Compiler ABSTRACT: This paper investigate a demo NoC-based SoC An experimental approach (2D mesh topology) was used Packet switching based router architecture, network resource interface, process element such as processor, memory, peripheral are designed by Quartus IDE and implemented on Altera board Beside FPGA implementation, a Matlab-based graphical user interface was also designed to monitor network traffic from the outside world In addition, RTL codes were analysed and synthesized to get area and power consumption by Design Compiler and Synopsys 90nm library (saed90nm) By using Quartus report, hardware cost of design was also presented Keywork: Network-on-Chip, packet switching, mesh topology, Synopsys Design Complier GIỚI THIỆU Ngày nay, với kỹ thuật vi mạch tích hợp, nhiều thành phần xử lý tích hợp chip đơn Phương pháp dẫn đến nảy sinh nhiều vấn đề khả mở rộng, khả tái sử dụng hiệu hệ thống Phương pháp thiết kế tập trung vào khả giao tiếp thay tập trung vào khả xử lý xem phương pháp thiết kế đương thiết kế hệ thống đa lõi xử lý chip (Multiprocessor System on Chip MPSoC) [1] Các kiến trúc kết nối chip đóng vai trò quan trọng việc định hiệu công suất tiêu thụ chip [1, 2, 3] Mạng chip (Network on Chip NoC) với phương pháp chuyển mạch gói xem giải pháp tốt cho việc liên kết thành phần xử lý hệ thống có độ tích hợp lớn [1, 2, 3, 12, 14] Node vật lý điểm truyền thông mạng, bao gồm router, RNI lõi IP [2, 3, 7] Router thành phần quan trọng mạng Trên router, có cổng cổng đông, tây, bắc, nam cổng nối IP Mỗi cổng có kênh vào Các đệm đặt tất cổng để lưu trữ gói tin cách tạm thời Một gói tin di chuyển qua node sử dụng phương pháp chuyển mạch store and forward Khối điều khiển tạo định phân xử Độ ưu tiên việc phân xử cố định theo thứ tự: cổng nối IP có ưu tiên cao nhất, cổng bắc, đông, nam, tây Kích thước gói tin 49 bit có bit điều khiển là: write, read request, read return, x-y counter, destination node ID, source node ID Việc thiết kế điều khiển tranh chấp điều cần thiết để giải vấn đề hai hay nhiều gói tin đầu vào muốn chuyển tiếp đến ngõ Như vậy, báo đề xuất mô hình mạng chip với đặc tính sau:  Topo dạng lưới chiều,  Phương pháp định tuyến OXY, -1-      Mỗi gói tin bao gồm flit đơn, có loại flit Số lượng node cố định bao gồm 16 node, Chiều dài flit cố định 49bit Phương pháp chuyển mạch gói store and forward Phương pháp bắt tay dựa tín hiệu busy KIẾN TRÚC MẠNG Một NoC xem hệ thống kết nối thực chip Hệ thống SoC ứng dụng mô hình NoC với thành phần xử lý giao tiếp thông qua tảng kết nối dạng chuyển mạch gói Hệ thống xây dựng bao gồm node mạng Các node gửi nhận liệu gói tin thông qua môi trường mạng chuyển mạch gói Đối với hệ thống khác số lượng node thay đổi chức thành phần khác xử lý, nhớ, thành phần ngoại vi [1, 2, 3, 8, 18] Topo mạng định thiết kế vật lý qui định sơ đồ kết nối router, kênh truyền dẫn toàn mạng [1, 2, 3, 4] Topo định số lượng router mà khung liệu qua chiều dài liên kết router [6, 12] Do đó, topo ảnh hưởng đến độ trễ lan truyền (latency) công suất lượng tiêu thụ mạng Topo dạng lưới (mesh) xem lựa chọn tốt cho thiết kế NoC [14, 18, 20] Mô hình mạng thực sử dụng dạng lưới chiều với kích thước 4x4 Hình 1: Topo dạng lưới chiều với 16 node mạng Với topo dạng lưới chiều, router có ngõ vào/ra tương ứng với hướng kết nối với router lân cận North, South, East, West đường kết nối với thành phần xử lý [20] Hình 2: Thiết kế router với kênh truyền vật lý vào/ra hướng Tại hướng kết nối bao gồm kênh truyền vật lý riêng biệt tương ứng cho ngõ vào, ngõ để thực cho chức đọc ngõ vào ghi đến ngõ 2.1 Kích thước gói tin Trên chế chuyển mạch gói store and forward, flit sử dụng để truyền thông tin mạng [1, 2, 6, 10, 12, 17] Hệ thống thiết kế với cấu trúc 1flit/1packet Có loại gói tin sau: gói tin ghi (write), gói tin -2- yêu cầu đọc (read request), gói tin liệu đọc trả (read return) Trong đó, gói tin ghi xuất phát từ thành phần master mạng có nhu cầu ghi liệu lên slave Gói tin yêu cầu đọc xuất phát từ thành phần master có nhu cầu đọc liệu từ slave gói tin liệu đọc trả từ thành phần slave để gửi liệu master yêu cầu Hình 3: Kích thước gói tin Tất gói tin có kích thước cố định 49 bit số phần gói tin chứa bit Trong tất gói tin có loại bit cờ write, read, return vị trí bit 40, 41, 42 gói tin Một bit thể cho cờ khác nhau, nhằm gói tin thuộc loại Chỉ bit bật lên Nếu gói tin rỗng (empty packet) bit đặt Ngoài ra, loại gói tin yêu cầu thông tin node mà gói tin muốn gửi đến ID node đích Số node tương ứng mạng lưới kích thước 4x4 16 node Như cần bit bao gồm bit cho trục OX bit cho trục OY để mã hoá vị trí cho node Các gói tin write read request yêu cầu địa nhớ, nhằm cung cấp thông tin cần ghi đọc từ địa nhớ slave IP trường hợp tài nguyên nhớ Gói tin read request chứa node ID nguồn bên nhận gói tin read request cần phải biết node mạng gửi yêu cầu đọc liệu Gói tin read return nhằm trả lời cho gói read request gói tin chứa node ID đích liệu đọc từ nhớ Gói tin write chứa bit liệu ghi gói tin read return chứa bit liệu đọc Tất gói tin có bit vị trí bit 43 đến 48 để phục vụ cho việc định tuyến: bit cho chiều X Y Các đếm khởi tạo với khối RNI thay đổi router Với 16 node mạng bit sử dụng để mã hoá vị trí node lưới chiều 4x4 bit để chiều di chuyển gói tin trục X Y Nếu mô hình lưới có kích thước lớn số lượng bit cần thay đổi cho phù hợp 2.2 Router Chức router định tuyến flit từ ngõ vào để cổng ngõ tương ứng dựa địa flit [1, 2, 9, 10, 15, 17, 19] Thành phần cấu thành nên router đệm ngõ vào đệm ngõ (in/out buffer), tính toán định tuyến (route computation), cấp phát kênh ảo (virtual channel allocator), cấp phát chuyển mạch (switch allocator) thành phần chuyển mạch hướng khác (crossbar switch) Trong mạng chuyển mạch gói, thành phần xử lý gửi liệu gói tin đến router Gói tin nhận ngõ vào router Bộ đệm lưu trữ gói tin trước gửi đến ngõ router Mỗi ngõ router có dồn kênh Nó nhận gói tin từ hàng đợi khác sau chọn gói tin để gửi bên để đến ngõ vào router Các điều khiển hướng đệm thành phần quan trọng router Các giao thức thuật toán định tuyến thực khối -3- Hình 4: Kiến trúc tổng quát bên router Kiến trúc bên router bao gồm lớp chính: • Lớp biên (boundary layer) Ở lớp chức lưu giữ flit đệm điều khiển đệm quản lý tín hiệu ngõ vào • Lớp lõi (internal layer) Chức xử lý thông tin địa nguồn đích flit từ đưa định định tuyến flit đến ngõ kênh dẫn tương ứng chuyển ngược lại đệm lớp biên 2.2.1 Kiến trúc đệm Theo kiến trúc tổng quát bên router, cổng vào có khối đệm dùng làm vùng nhớ cho liệu vào từ cổng [20] Bên cạnh cổng ngõ dùng khối đệm cho liệu ngõ Kích thước độ rộng sâu đệm tùy thuộc vào thiết kế router khác Trong đó, độ rộng đệm tùy thuộc vào kích thước định dạng flit liệu truyền tải kênh truyền vật lý Hình 5: Cấu trúc khối đệm luồng liệu ngõ vào router Độ sâu tức khả chứa tối đa flit đệm thay đổi linh hoạt phụ thuộc vào chế điều khiển luồng áp dụng thiết kế Với thiết kế 1flit/1packet kích thước đệm không cần thiết kế với kích thước lớn Trong phương pháp thiết kế đề tài, gói tin bao gồm flit kích thước đệm giảm bớt Bộ đệm nhận liệu ngõ vào hoạt động với nguyên tắc: -4- • Gói tin từ router lân cận vào router khác lưu trữ tạm thời đệm buffer_boundary_in Buffer_level1 buffer_level2 hai đệm riêng biệt đệm lưu trữ gói tin có kích thước độ rộng 49 bit • Tình trạng sử dụng buffer_level1 buffer_level2 thể qua tín hiệu level1_used level2_used Tín hiệu nhằm báo đệm sử dụng Tín hiệu đến khối control_buffer_in Ngoài ra, nội dung gói tin từ router lân cận gửi đến bit 42, 41 40 đến khối control_buffer_in để khối nhận biết có gói tin read request, write return đến Từ thông tin tình trạng đệm, tình trạng xung đột mà control_buffer_in điều khiển trạng thái buffer_level1, buffer_level2 buffer_in • Nếu buffer_level1 sử dụng giá trị ghi vào buffer_in lớp bên để tiếp tục cho trình xử lý 2.2.2 Cơ chế xử lý tranh chấp Trong trình truyền thông router mạng xảy trường hợp tranh chấp Tranh chấp xảy có hay nhiều gói tin ngõ vào muốn di chuyển đến kênh truyền ngõ Để kiểm soát vấn đề tranh chấp mạng, thuật toán định tuyến xem xét ngõ vào cách riêng biệt vòng lặp với thứ tự ưu tiên cố định sau: • hướng local kết nối với thành phần xử lý độ ưu tiên cao • hướng north kết nối với router lân cận • hướng east kết nối với router lân cận • hướng south kết nối với router lân cận • hướng west kết nối với router lân cận có độ ưu tiên thấp Ở ngõ vào, thuật toán định tuyến chọn gói tin từ đệm kênh dẫn ngõ vào sử dụng empty packet kênh dẫn trạng thái rãnh (idle) Nếu liệu nhận gói tin read request, write, return chiều ngõ mong muốn tính toán lưu biến Mỗi đầu vào có cờ tranh chấp (collision flag) tương ứng Mỗi đệm ngõ vào router có tín hiệu busy đặt lên đệm ngõ vào sử dụng Đầu tiên, thuật toán định tuyến kiểm tra tín hiệu báo busy ngõ vào cờ báo bận sau cờ tranh chấp đặt lên Một vòng lặp thực từ ngõ vào tức ngõ kết nối tài nguyên mạng đến ngõ vào Điều bỏ qua empty packet có gói tin muốn di chuyển đến ngõ collision flag đặt lên 2.2.3 Thuật toán định tuyến Phương pháp định tuyến XY sử dụng thiết kế Để dịch chuyển gói tin thông qua toàn mạng từ node gửi đến node nhận, router tìm đếm x-y bit 43-48 gói tin đến router Việc định gói tin theo hướng North hay South chiều dọc mạng lưới chiều dựa thông tin phần yflag y-counter Trước tiên, router kiểm tra thông tin chiều dọc Nếu y-flag đặt gói tin di chuyển đến hớng South Ngược lại, y-flag đặt gói tin di chuyển đến hướng North Khi gói tin đến router kế tiếp, giá trị phần y-counter giảm đơn vị Nếu router nhận gói tin với phần y-counter 0, thuật toán định tuyến xem xét tiếp tục phần x-flag x-counter để định di chuyển gói tin theo hướng chiều ngang Cơ chế xử lý phần tương tự xử lý hướng theo chiều dọc gói tin Nếu x-flag đặt gói tin di chuyển đến hướng East Trong trường hợp ngược lại, x-flag đặt gói tin di chuyển đến hướng West -5- Hình 6: Định tuyến Oxy cho mô hình dạng lưới chiều Trường hợp, router nhận gói tin mà thông tin x-counter y-counter đặt router nhận gói tin đến đích Hướng gói tin cần hướng Local thông qua RNI để đến resource 2.2.4 Thành phần chuyển mạch Do đặc điểm giải thuật định tuyến XY, gói liệu truyền theo phương X trước Do đó, gói liệu ngõ vào hướng North South (phương Y) không phép chuyển đến ngõ hướng East West (phương X) tất liệu từ hướng East, hướng West Local truyền đến tất hướng lại [6, 14] Đối với ngõ kết nối với tài nguyên mạng liệu từ hướng North, South, West, East truyền đến Hình 7: Cấu trúc khối chuyển mạch router 2.3 Thành phần giao tiếp mạng (RNI) Thành phần giao tiếp mạng (hay gọi Resource Network Interface RNI) giao diện kết nối để gắn kết phần mạng với tài nguyên mạng Chức thành phần để chuyển đổi tín hiệu từ bus cục thành định dạng gói tin để phù hợp với tín hiệu phần mạng ngược lại [1, 2, 7, 21] Tài nguyên mạng kết nối với router thông qua RNI nhận gói tin từ router gửi gói tin đến router Thiết kế bên RNI phân làm phần: phụ thuộc độc lập với tài nguyên [1, 7] Thiết kế RNI bao gồm master RNI slave RNI -6- Hình 8: Thành phần kết nối RNI hệ thống mạng chip Master RNI kết nối router master IP dummy processor Ngược lại, slave RNI cầu nối để kết nối router slave IP bao gồm dummy memory, switch… 2.3.1 Master RNI Khối master RNI nhằm kết nối thiết bị master IP router node đơn bao gồm: router, network adapter, master IP Chức khối gồm: • Xây dựng gói tin dựa liệu từ master IP • Giải mã gói tin từ router chuyển thành liệu để chuyển đến master IP • Thêm thông tin định tuyến x-y Trong gói tin mà RNI nhận gửi chứa thông tin node ID đích RNI định giá trị cho đếm xy counter dựa giá trị node ID node ID đích mà gói tin muốn gửi đến để hỗ trợ cho router trình định tuyến gói tin mạng Thông tin RNI xử lý gồm bit từ 18 đến 23 nội dung gói tin gửi gồm: y-flag, y-counter, x-flag, x-counter Trong đó, y-flag đặt dựa vào vị trí y lưới 4x4 node Đây bit cao bit mà RNI lấy từ thông tin node mà RNI gắn vào node mà RNI muốn gửi gói tin đến • vị trí node đích nhỏ vị trí node mà RNI gắn kết • vị trí node đích lớn vị trí node mà RNI gắn kết x-flag đặt giá trị dựa vào vị trí lưới Cơ chế tương tự y-flag y-counter giá trị bit thu nhờ chế xử lý sau RNI xem xét bit cao node ID đích gói tin trừ giá trị node ID RNI • Nếu kết số âm, giá trị đặt vào phần y-counter trước y-counter đặt giá trị • Nếu giá trị nhận dương phần trước y-counter đặt giá trị Quá trình xử lý tương tự áp dụng x-counter gói tin Nhưng giá trị sử dụng để thực phép trừ bit thấp phần node ID đích node ID RNI Hình 9: Giao diện giao tiếp master RNI với route -7- 2.3.2 Slave RNI Khối slave RNI nhằm kết nối thiết bị slave router node đơn bao gồm: router, network adapter, slave IP Chức khối bao gồm: • Xây dựng gói tin dựa liệu từ slave IP • Giải mã gói tin đến từ router chuyển thành liệu để chuyển đến slave IP • Thêm thông tin định tuyến x-y Hình 10: Giao diện giao tiếp slave RNI với router Cơ chế xử lý phần x-y counter slave RNI tương tự master RNI GIÁM SÁT HOẠT ĐỘNG MẠNG Tình trạng hoạt động mô hình NoC khó quan sát từ giới bên Chính thế, giao diện xây dựng với hỗ trợ công cụ Matlab nhằm để giám sát tình trạng hoạt động mạng Hình 11: Kết nối board DE2 máy tính Giao diện nhận liệu từ hệ thống xây dựng board FPGA DE2 thông qua cổng truyền thông nối tiếp bất đồng UART Chức giao diện tổng hợp tình trạng đường truyền khác cổng đồng thời tình trạng xung đột đệm hướng router ghi nhận Tình trạng đường truyền vật lý xung đột hướng ngõ vào router minh hoạ dải màu theo qui ước sau Màu Đỏ Cam Vàng Trắng Mô tả trạng thái Kênh dẫn có luồng liệu lớn: chu kỳ gửi liệu nhỏ (khoảng chu kỳ), có nhiều gói tin từ cặp node nguồn - đích khác qua Kênh dẫn có luồng liệu qua hơn: chu kỳ gửi liệu lớn (khoảng 10 chu kỳ), có nhiều gói tin từ cặp node nguồn - đích khác qua Kênh dẫn có luồng liệu qua ít: chu kỳ gửi liệu lớn (khoảng 10 chu kỳ), nhiều gói tin từ cặp node nguồn - đích khác qua Không có truyền thông tin kênh dẫn Bảng 1: Phân bố màu thị kênh dẫn -8- Ngoài ra, tình trạng hoạt động mạng dựa hành vi ghi đọc thành phần master slave Tình trạng mạng định việc thay đổi hành vi xử lý Một ngõ vào từ dải switch cho phép thay đổi tình trạng hoạt động mạng chip bảng sau Node nguồn processor 0000 processor 0101 processor 0101 processor 1001 processor 1001 processor 1000 processor 1000 Node đích memory 0100 memory 0100 memory 0001 memory 0011 memory 1111 Switch 1100 Node (Switch) Tần suất chu kỳ xung 10 chu kỳ xung 10 chu kỳ xung 10 chu kỳ xung 10 chu kỳ xung chu kỳ xung chu kỳ xung Hoạt động Ghi yêu cầu đọc Yêu cầu đọc Ghi yêu cầu đọc Yêu cầu đọc ghi lên 1111 Yêu cầu đọc ghi lên 0011 Yêu cầu đọc Ghi Bảng 2: Giao diện giao tiếp slave Trường hợp SW chuyển từ 0000 thành 0100 Trong số xung nhịp có xung đột xảy gói tin hướng North, East, South Tất gửi gói tin đến khối nhớ 0100 Các tín hiệu busy thứ tự ưu tiên đặt với ngõ vào North chờ Tuy nhiên, gói tin ngõ vào hướng East South cần phải chờ đệm ngõ vào thứ tự ưu tiên chúng thấp Bộ đệm hướng South thể màu đỏ cho thấy có tranh trấp xảy hướng nhiều độ ưu tiên hướng thấp so với hướng lại Hình 12: Tình trạng mạng switch trạng thái 0100 Trường hợp SW chuyển từ 0000 thành 0011 Switch cài đặt 0011, thấy tín hiệu busy bật lên ngõ vào hướng South node 0100 (các ngõ vào hướng South Local ghi đến ngõ hướng North) ngõ vào hướng West node 0001 (ngõ vào hướng West South muốn ghi đến ngõ hướng East) -9- Hình 13: Tình trạng mạng switch trạng thái 0011 ĐÁNH GIÁ THIẾT KẾ 4.1 Đánh giá tài nguyên phần cứng Từ kết tổng hợp phần cứng CyCloneII Altera DE2, nhận thấy số lượng thành phần logic yêu cầu module thiết kế khác Điều với số lượng khối mạch tổ hợp (combinational logic) số lượng mạch (sequential logic) Quartus thống kê chi tiết số lượng tài nguyên sử dụng khối thành phần thiết kế Trong đó, router chiếm nhiều thành phần logic kích thước chúng phụ thuộc vào vị trí router mạng Điều hầu hết yêu cầu phần cứng để xử lý định định tuyến gói tin thực router Ngoài ra, router mạng có số lượng hướng kết nối khác số lượng đệm tương ứng router khác Đối với RNI có số lượng thành phần logic nhiều lần so với router Bởi hầu hết việc tính toán phức tạp việc định tuyến, điều khiển đệm đặt router RNI có chức xây dựng giải mã gói tin tính toán giá trị cho thành phần định tuyến thêm vào gói tin gửi nhận 4.2 Đánh giá công suất tiêu thụ Công suất tiêu thụ thiết kế chia thành dạng: công suất tĩnh (static power) công suất động (dynamic power) Phần đánh giá thiết kế mặt công suất thực với hỗ trợ công cụ Design Compiler Synopsys Design Compiler nhận đầu vào tập tin mô tả phần cứng RTL sử dụng ngôn ngữ mô tả phần cứng VHDL, thư viện cell chuẩn saed90nm với đặc tính công nghệ 90nm, công suất thấp, ràng buộc khác thiết kế Đối với ràng buộc thay đổi phương pháp tổng hợp khác ảnh hưởng đến lượng tiêu thụ thiết kế Công suất thiết kế thể bảng sau Bảng 3: Công suất tiêu thụ thiết kế phương pháp tối ưu 4.3 Đánh giá tần số hoạt động Trong hệ thống số, tần số hoạt động tối đa đánh giá nhiều khía cạnh khác phụ thuộc vào điều kiện hoạt động, ràng buộc tài nguyên vật lý để xây dựng thiết kế Các tài nguyên vật lý tảng phần cứng FPGA thư viện cell chuẩn nhà - 10 - Yếu tố ảnh hưởng đến tần số hoạt động thiết kế kiến trúc thiết kế xây dựng từ mô tả hành vi thiết kế Từ mô tả hành vi thiết kế xây dựng thiết kế thành mạch tổ hợp, tuần tự, kết hợp kết nối với flip-flop Giá trị tần số giá trị setup-time hold-time flip-flop giá trị trì hoãn mạch tổ hợp định bên cạnh có thêm giá trị trì hoãn trình định tuyến kết nối mạch Ở khía cạnh tài nguyên vật lý, thiết kế thực thi tảng FPGA tần số hoạt động tối đa phụ thuộc phần nhiều vào loại FPGA sử dụng Ngoài ra, số yếu tố khác ảnh hưởng đến tần số hoạt động thiết kế nhiệt độ, diện tích…Chúng ta dễ dàng nhận thấy FPGA khác cho phép thiết kế hoạt động tần số khác thể bảng sau Bảng 4: Tần số hoạt động tối đa khác họ FPGA 4.3 Đánh giá diện tích Diện tích thiết kế chia thành diện tích cell diện tích thành phần kết nối Tần số hoạt động 76Mhz Tối ưu mức cao diện tích Diện tích Không tối ưu diện tích Net Interconnect area: 151561.696162 Total cell area: 921980.612843 Total area: 1073542.309004 Net Interconnect area: 174088.557009 Total cell rea: 1155243.106324 Total area: 1329331.663333 Bảng 5: Diện tích thiết kế phương pháp tối ưu Nếu thiết kế trình tổng hợp yêu cầu tối ưu mức cao mặt diện tích thiết kế ảnh hưởng đến vấn đề timing thiết kế, cụ thể giảm tần số hoạt động tối đa KẾT LUẬN Đề tài thực minh hoạ SoC sử dụng tảng giao tiếp NoC với phương pháp thực nghiệm (experimental approach) Phương pháp sử dụng công cụ mô phỏng, giả lập tảng phần cứng FPGA để đánh giá hoạt động hiệu thiết kế Mô hình không nhằm để đưa thiết kế chi tiết cho ứng dụng cụ thể xử lý ảnh xử lý tín hiệu mà nhằm xây dựng mô hình tổng quát minh họa SoC sử dụng tảng NoC giao tiếp Kết đề tài đạt số vấn đề như: • Xây dựng thành công mô hình minh hoạ SoC ứng dụng NoC việc truyền thông liêu Mô hình mạng chip thiết kế với đặc tính như: topo mạng dạng lưới chiều, kích thước mạng 4x4 gồm 16 node, giao tiếp đơn vị gói tin (flit), chế điều khiển luồng request-return, chế điều khiển tắc nghẽn với tín hiệu busy router • Thực nghiệm mô hình SoC ứng dụng NoC tảng phần cứng FPGA cụ thể board DE2 Altera, nhằm xác nhận hoạt động thực tế mô hình mạng NoC lưới 4x4 Bên cạnh đó, việc trực quan hóa hoạt động mô hình mạng với giao diện Matlab hoàn thành - 11 - • Đánh giá thiết kế tần số hoạt động, diện tích thiết kế, công suất tiêu thụ thiết kế với công cụ hỗ trợ thiết kế vi mạch Design Compiler thư viện saed90nm Synopsys TÀI LIỆU THAM KHẢO Chen S-J, Lan Y-C, Wen-ChungTsai, Hu Y-H Reconfigurable Networks-on-Chip: Springer; 2011 Jantsch A, Tenhunen H Networks on Chip: Springer; Kluwer Academic Publishers; 2004 Hill M, Wisconsin Uo, Madison On-Chip Networks, Synthesis Lectures on Computer Architecture 2006-2009 Karlsruhe G 2011 22nd IEEE International Symposium on Rapid System Prototyping IEEE Reliability Society 2011 (2011 22nd IEEE International Symposium on Rapid System Prototyping) MileStojcev M An Overview of On-Chip Buses Facta Universitatis 2009 Agarwal A, Iskander C, Shankar R Survey of Network on Chip (NoC) Architectures & Contributions Journal of Engineering, Computing and Architecture 2009 Mahmood ZAMA Design And Prototype Of Resource Network Interfaces For Network On Chip 2009 Hung-Chih Lai RM, Marios Savvides, and Tsuhan Chen Communication-Aware Face Detection Using Noc Architecture 2006 (Apps of NoC) Mello A, Tedesco L, Calazans N, Moraes F Virtual Channels in Networks on Chip: Implementation and Evaluation on Hermes NoC 2005:6 10 Park S A Veriog-Hdl Implementation Of Virtual Channels In A Network-OnChip ROUTER [Computer Engineering]: Texas A&M University; 2008 11 Qian Y, Lu Z, Dou W Analysis of Worst-case Delay Bounds for Best-effort Communication in Wormhole Networks on Chip IEEE 2009 12 S Kurup1 TM A comparison of traditional on-chip interconnects with Network-on-Chip architecture California State University, Long Beach, California, USA 2006 13 Seyyed Amir Asghari HP, Mohammad Khademi, and Pooria Yaghini Amirkabir University of Technology, dér Engineering and Information Technology, Tehran, Iran Designing and Implementation of a Network on Chip Router Based on Handshaking Communication Mechanism 2009 14 VilleRantala, TeijoLehtonen, JuhaPlosila Network on Chip Routing Algorithms 2006 15 Xu Y, BoZhaoy, YoutaoZhangz, JunYang Simple Virtual Channel Allocation for High Throughput and High Frequency On-Chip Routers IEEE 2009 16 ZhonghaiLu Using Wormhole Switching for Networks on Chip: Feasibility Analysis and Microarchitecture Adaptation 2005 17 Pham D, Le T Reduced Clock Cycle Latency Router Architecture In Network-On-Chip (NoC) 2012:6 18 Thang HV Nghiên cứu thực thi NoC tảng FPGA: BK Đà Nẵng; 2007 19 Graeme Best MB, Oscar Rahnama, Wojciech Pawlak Design and implementation of a simple mesh Network-onChip 2012 20 Malviya S Five Port Router for Network on Chip 2004 21 Pui R, Pau H A Configurable Router for Embedded Network-on-Chip Support in Field-Programmable Gate Arrays: Queen’s University; 2008 22 Sridhar Gangadharan SC Constraining Designs for Synthesis and Timing Analysis Spinger; 2013 245 p 23 Altera Introduction to the Quartus® II Software Altera: Version 10.0 Altera; 2010 24 Bhatnagar H Advanced Asic Chip Synthesis Using Synopsys® Design Compiler™ Physical Compiler™ and PrimeTime®: Kluweracademic Publishers 2002 25 Synopsys Design Compiler Tutorial Using Design Vision SynopsysVersion B-2008.09, June 2009 26 Synopsys Synopsys 90nm Generic Library for Teaching IC Design Synopsys (Synopsys 90nm Generic Library) - 12 -