nghiên cứu đề xuất một phương pháp kiểm định hình thức cho thiết kế vi mạch bất đồng bộ và tích hợp vào quy trình thiết kế

ỦY BAN NHÂN DÂN TP.HCM SỞ KHOA HỌC VÀ CÔNG NGHỆ BÁO CÁO NGHIỆM THU (Đã chỉnh sửa theo góp ý Hội đồng nghiệm thu) NGHIÊN CỨU ĐỀ XUẤT MỘT PHƯƠNG PHÁP KIỂM ĐỊNH HÌNH THỨC CHO THIẾT KẾ VI MẠCH BẤT ĐỒNG BỘ VÀ TÍCH HỢP VÀO QUI TRÌNH THIẾT KẾ CHỦ NHIỆM ĐỀ TÀI (Ký tên) ĐINH ĐỨC ANH VŨ BÙI HOÀI THẮNG CƠ QUAN QUẢN LÝ (Ký tên/đóng dấu xác nhận) CƠ QUAN CHỦ TRÌ (Ký tên/đóng dấu xác nhận) THÀNH PHỐ HỒ CHÍ MINH THÁNG 06/ 20013 Xác nhận hiệu chỉnh theo ý kiến phản biện Phản biện (chữ ký) Phản biện (chữ ký) TS Nguyễn Đình Uyên TS Bùi Trọng Tú i Danh sách cán tham gia thực đề tài PGS TS Đinh Đức Anh Vũ TS Bùi Hồi Thắng KS Nguyễn Thiện Tín KS Lê Hữu Khơi Ngun iii Tóm tắt nội dung nghiên cứu Vi mạch bất đồng đời với chế đồng cục thu hút ý nhiều nhà khoa học Vi mạch bất đồng khơng cần phải phân bố tín hiệu xung nhịp – clock toàn cục vi mạch đồng bộ, thay vào đó, sử dụng chế bắt tay cục để thực chế đồng Do đó, có nhiều ưu điểm hứa hẹn so với vi mạch đồng Ngày nay, nghiên cứu liên quan đến vi mạch bất đồng ngày đầu tư phát triển Tuy nhiên, công cụ thiết kế vi mạch bất đồng hạn chế Vi mạch bất đồng dạng vi mạch mới, lĩnh vực cần phải đẩy mạnh việc xác định tính đắn Quá trình thiết kế vi mạch (đồng hay không đồng bộ) thực qua nhiều giai đoạn khác Để kết đáng tin cậy qui trình cần phải kiểm chứng rõ ràng Trong nghiên cứu này, đề nghị phương pháp kiểm định vi mạch bất đồng phương pháp kiểm định hình thức Việc kiểm định thực mức cao qui trình thiết kế Nhờ đó, nhanh chóng tìm sai sót thiết kế (nếu có) thời gian sớm nhằm tiết kiệm thời gian công sức giai đoạn sau thiết kế Quá trình nghiên cứu bao gồm cơng đoạn tìm hiểu thiết kế cấp cao vi mạch bất đồng sử dụng ngôn ngữ đặc tả ADL (Asynchronous Description Language), mơ hình biểu diễn trung gian cho vi mạch bất đồng (mạng petri – Petri nets, đồ thị dòng liệu – DFG),… Các phương pháp kiểm định hình thức tập trung nghiên cứu bao gồm kiểm tra mơ hình (model checking) chứng minh tốn học (theorem proving) Nhờ vào ưu điểm bật, kiểm tra mơ hình lựa chọn làm phương pháp kiểm định cho vi mạch bất đồng nghiên cứu chúng tơi Cơng cụ kiểm tra mơ hình NuSMV sử dụng cơng cụ yếu cho phương pháp đề xuất Nhóm nghiên cứu xây dựng qui trình đầy đủ để biểu diễn vi mạch bất đồng ngôn ngữ SMV (ngôn ngữ đầu vào NuSMV) để tiến hình kiểm định Sau thử nghiệm nội dung trên, nhóm nghiên cứu tiến hành xây dựng module kiểm định để tích hợp vào môi trường thiết kế vi mạch bất đồng PAiD – Project on Asynchronous circuit Design (được phát triển Đại học Bách Khoa TPHCM năm 2008) Phương pháp kiểm định đề xuất thử nghiệm thành cơng số ví dụ mẫu nhóm nghiên cứu xây dựng v Abstract Asynchronous circuit has become an interesting field for researching decades ago In contrast to synchronous circuit, synchronization in this kind of circuit is done without the need of clock signal Instead, asynchronous circuit uses handshaking protocol to deal with synchronization locally It has, therefore, some promising features over synchronous circuit Nowadays there are so many researches on asynchronous circuit that are invested; however EDA tool for asynchronous circuit design is still limited Because asynchronous circuit is a new kind of circuit, its correctness must be considered carefully It is certain that the circuit design process usually consists of many stages In order to ensure their reliability, each design step has to be verified sufficiently In this research, we propose a formal method for verifying asynchronous circuit We aim to apply the method in high-level of circuit design process Thus, the design errors can be identified soon and it will help saving both design time and effort to produce correct circuit Our research includes many aspects of asynchronous circuit design such as : (1) asynchronous circuit high-level description language, for example ADL – Asynchronous Description Language, (2) asynchronous circuit intermediate representing models that include Petri nets, Data Flow Graph In this research, we focus on two well-known approaches in formal verification, that are model checking and theorem proving After investigating these two approaches, we finally choose model checking as our proposed verifying method And NuSMV is chosen as the model checking tool in our method Furthermore, in order to run NuSMV tool, we develop a complete process to represent asynchronous circuit model in SMV language – input language of NuSMV After deep studying and examining those works above, we implement a new module, called verification module that is integrated into current asynchronous circuit design tool – PAiD (Project on Asynchronous circuit Design) This PAiD tool is implemented at HCM University of Technology in 2008 The verification module is successfully tested on some design examples vii Hình 47 7.1.5.2 Kiến trúc lọc FIR tầng Đặc tả ADL Đặc tả ADL lọc FIR tầng sau: Module Delay(in x_in: bit; out LA, L: bit) Variable x: bit; LA x; LA > y; z := x * y; AA > x; Add > x || Add_in >> y; z := x + y; Add_out AF (A [L0=1 U L1 = 1])) 7.2 Thiết lập môi trường thực nghiệm Các mẫu thử nghiệm kiểm định với thông tin môi trường sau:  Cơng cụ kiểm tra mơ hình NuSMV:  Phiên 2.5.4  Tùy chọn mặc định (default option)  Mơi trường thực thi: Máy tính để bàn  Hệ điều hành Fedora 16 Verne  Chip vi xử lý Intel Core i5 2500  Bộ nhớ RAM dung lượng 3.4GB  Thời gian tối đa thực thi cơng cụ NuSMV cho kiểm định tính chất bất kỳ: 75 7.3 Kết Các mẫu thử nghiệm đưa vào chạy thực nghiệm Quá trình bao gồm đầy đủ bước từ file đặc tả ADL thực thi công cụ NuSMV để kiểm định Kết thu bao gồm:  Kết trình tổng hợp PN-DFG từ đặc tả ADL  Kết trình kiểm định mẫu thử thử nghiệm Bảng cung cấp thông tin thu từ mơ hình PN-DFG tạo Nó bao gồm số lượng place transition Chúng mơ tả cột cuối bảng Ngồi ra, Bảng cịn cho biết q trình tự động sinh đặc tả SMV cơng cụ PAiD có thành cơng hay khơng Sự đánh giá rút dựa tương đương file đặc tả SMV mơ hình PN-DFG tương ứng Bảng Đặc điểm Kết thực nghiệm trình tổng hợp PN-DFG chuyển đổi sang NuSMV Chuyển đổi thành công? Thông tin thống kê Số lượng place Số lượng transition Mạch trọng tài bất đồng Có 29 28 Mạch chọn bất đồng Có 35 36 Bộ phân hợp kênh bất đồng Có 41 42 Bộ tranh chấp tương hỗ phân tán Master Có 86 92 Master Có 129 138 Master Có 172 184 Master Có 258 276 Master Có 344 368 Bộ lọc FIR bất đồng tầng Có 87 84 tầng Có 130 126 Như vậy, tất mẫu thử nghiệm thành công việc sinh đặc tả SMV cách tự động Điều cho chứng minh cho tính khả thi quy luật chuyển đổi mô tả Chương Bảng thống kê thông tin trình kiểm định tính chất mẫu thử nghiệm Những thông tin quan trọng cần quan tâm bao gồm thời gian thực thi NuSMV (Cột thứ bên trái sang) số lượng node BDD (cột thứ bên trái sang) NuSMV tạo trình thực thi 76 Bảng Đặc điểm Kết thực nghiệm trình kiểm định NuSMV Tính chất Thời gian thực thi Số lượng node BDD (s) (node) Mạch trọng tài bất đồng Arbiter_P 0,02 20 234 0,07 140 211 0,17 277 583 Mạch chọn bất đồng Selector_P Bộ phân hợp kênh bất đồng Multiplexer_P Bộ tranh chấp tương hỗ phân tán Master DME_P 0,22 614 474 Master DME_P 0,52 189 097 Master DME_P 2,03 449 572 Master DME_P 49,82 585 691 Master DME_P Quá thời gian - Bộ lọc FIR bất đồng tầng FIR_P 1692,43 21 081 300 tầng FIR_P Quá thời gian - Một số nhận xét rút sau:  Trong bảng trên, kết cho số liệu cụ thể điều tương đương với tính chất tương ứng kiểm định công cụ NuSMV thời gian cho phép Ngồi ra, từ bảng thống kê thấy thời gian thực thi tăng số lượng node BDD tăng lên  Cơng cụ kiểm tra mơ hình NuSMV dễ dàng kiểm định mơ hình nhỏ mạch trọng tài, mạch chọn, phân hợp kênh vài DME tiến trình Ví dụ với DME có Master, cơng cụ NuSMV kiểm định khoảng thời gian phút Điều cho thấy tính khả thi hướng tiếp cận sử dụng phương pháp kiểm tra mơ hình  Khi mơ hình trở nên phức tạp DME Master hay lọc FIR tầng, NuSMV khơng thể hồn thành kiểm định khoảng thời gian đặt trước (8 giờ) Nó ký hiệu Quá thời gian bảng số liệu Hệ tính chất chưa kiểm định trường hợp  Quan sát kỹ bảng số liệu, nhận thấy thời gian thực thi khơng tuyến tính với số lượng node BDD tạo Hơn nữa, cịn tăng với tốc độ xấp xỉ lũy thừa Do đó, dẫn đến số trường hợp Quá thời gian 7.4 Đánh giá Năm mẫu thử nghiệm tạo cách hồn chỉnh Các cơng đoạn chuyển đổi kiểm định với công cụ kiểm tra mơ hình NuSMV thành cơng cung cấp 77 nhiều đánh giá cho hướng tiếp cận với kiểm tra mơ hình vi mạch bất đồng Một số điểm tích cực kể đến sau:  Khối kiểm định mở rộng công cụ PAiD kiểm chứng hoạt động xác  NuSMV cho thấy ưu điểm việc kiểm định thành cơng số mơ hình vừa nhỏ Tuy nhiên, NuSMV cho thấy vấn đề bùng nổ khơng gian trạng thái kiểm tra mơ hình nói chung Do đó, cần phải có nghiên cứu sâu để cải thiện thời gian kiểm định NuSMV, qua nâng cao tính hiệu phương pháp kiểm định 78 Chương Chương KẾT LUẬN 8.1 Bảng khối lượng công việc Bảng liệt kê công việc cần thực tiến độ thực chúng Bảng tạo dựa thuyết minh dự án Cột cuối bên phải bảng rõ chương trình bày nội dung tương ứng Bảng TT Bảng khối lượng công việc Nội dung công việc Thời gian Tiến độ thực Chương trình bày Nghiên cứu ngơn ngữ đặc tả cấp cao ADL để mô 3/2011 – tả thiết kế vi mạch bất đồng 4/2011 Hoàn thành Nghiên cứu dạng yêu cầu ràng buộc đặc 3/2011 – trưng thiết kế vi mạch bất đồng 5/2011 Hoàn thành Nghiên cứu dạng ràng buộc hướng thời gian Hoàn thành 4/2011 – 5/2011 Đề xuất phương án mô tả yêu cầu ràng buộc 4/2011 – thiết kế 5/2011 Hoàn thành 5, Nghiên cứu phương pháp kiểm định thiết kế 5/2011 – vi mạch bất đồng dùng ngôn ngữ cấp cao 7/2011 cấp trung gian Hoàn thành Đề xuất phương pháp kiểm định thiết kế vi 8/2011 – mạch bất đồng ngôn ngữ cấp cao 10/2011 cấp trung gian Hoàn thành Xây dựng vi mạch mẫu dùng để thử 10/2011 – nghiệm công cụ, đồng thời dùng công tác 12/201 giảng dạy Hoàn thành 79 Hiện thực phần mở rộng phục vụ việc kiểm định 9/2011 – thiết kế cơng cụ thiết kế PAiD (đã trình 8/2012 bày): - Đề xuất thực mở rộng biên dịch từ ngôn ngữ ADL sang bước trung gian trình thiết kế - Hiện thực phương án biểu diễn cấp trung gian - Hiện thực phương pháp kiểm định hình thức cấp trung gian - 4, Đề xuất mở rộng ngôn ngữ thiết kế ADL - Hoàn thành Hiện thực sinh minh chứng cho sai sót thiết kế 8.2 Các báo cơng bố q trình thực đề tài Trong trình thực đề tài từ 7/2011 đến nay, nhóm nghiên cứu thực công bố khoa học đề tài tạp chí khoa học hội nghị khoa học quốc tế T H Bui, A.-V Dinh-Duc, B D Ho and T T Nguyen, "Towards a Verification Approach for Asynchronous Circuits", Journal of Science & Technology, vol 49, no 4A, pp 178-182, 2011 T H Bui, A.-V Dinh-Duc and T T Nguyen, "Encoding PN-DFG in NuSMV for Verifying Asynchronous Circuits", in Procs of SEATUC 2012, 2012 T H Bui, T T Nguyen and A.-V Dinh-Duc, "Experiences with Representations and Verification for Asynchronous Circuits", in Procs of 4th Int Conf on Communications and Electronics (ICCE 2012), Hue, Vietnam, 2012 T T Nguyen, K.-N Le-Huu, T H Bui and A.-V Dinh-Duc, "A New Approach and Tool in Verifying Asynchronous Circuits", in Procs of The International Conference on Advanced Technologies for Communications (ATC 2012), Hanoi, Vietnam, Oct 2012 Tin T Nguyen, Khoi-Nguyen Le-Huu, Thang H Bui, Anh-Vu Dinh-Duc, "A New Approach and Tool in Verifying Asynchronous Circuits", in REV Journal on Electronics and Communications, vol 2, no 3-4 (Jul-Dec 2012), pp 113-120, 2012 Khoi-Nguyen Le-Huu, Tin T Nguyen, Thang H Bui and Anh-Vu Dinh-Duc, “Asynchronous Circuit Verification: from Specification to Circuit”, The International Conference on Computing, Management and Telecommunications (ComManTel 2013), Ho Chi Minh City, Vietnam, Jan 2013 Bảng trình bày liên quan cơng bố khoa học nói với nội dung đề tài trình bày báo cáo Cột thứ (bên trái) số thứ tự báo tạp chí tương ứng với số thứ tự trình bày Cột thứ hai (bên phải) cho biết báo trình bày nội dung chương báo cáo 80 Bảng Mối liên hệ nội dung công bố khoa học nội dung đề tài Công bố khoa học Nội dung (Chương báo cáo) Chương 5, Chương Chương 6, Chương 3, 6, Chương 3, 6, Chương 6, 8.3 Kết luận Nhóm nghiên cứu hồn thành tất cơng việc đặt cho tồn dự án Các cơng việc bật kể đến sau:  Đề xuất cách rõ ràng, đầy đủ phương pháp kiểm định vi mạch bất đồng sử dụng kiểm tra mô hình kiểm định hình thức  Phân tích phương pháp biểu diễn trung gian có với mơ hình PN-DFG Kết luận phương pháp tối ưu (giao thức pha biểu diễn hệ thống nhiều module) dựa vào thực nghiệm cách thuyết phục  Phát triển mở rộng môi trường thiết kế PAiD với module kiểm định hình thức Nó tạo nên linh động góp phần hồn thiện mơi trường hỗ trợ thiết kế  Xây dựng mẫu thử nghiệm cách hoàn chỉnh bao gồm đặc tả hành vi chi tiết mã nguồn Chúng sử dụng cho việc nghiên cứu học thuật tương lai 81 Tài liệu tham khảo [1] A.A Jerraya, C Landrault, E Martin, M Renaudin, K Torrki Conception logique et physique des systèmes monopuces, chapitre 5, Lavoisier, 2002 [2] A Cimatti, E M Clarke, F Giunchiglia, M Roveri: NUSMV: A New Symbolic Model Checker STTT 2(4): 410-425, 2000 [3] A.V Dinh-Duc, L Fesquet and M Renaudin A New Language-based Approach for Specification of Asynchronous Systems In Proc of the 3rd Int Conf in CS: Research, Innovation and Vision of the Future (RIVF), Cantho, Vietnam, Feb 2005 [4] Alain J Martin Compiling communicating processes into delay-insensitive VLSI circuits Distributed Computing, 1(4):226-234, 1986 [5] A J Martin, "Distributed Mutual Exclusion on a Ring of Processes," in Science of Computer Programming, 1985 [6] Alain J Martin Programming in VLSI: From communicating processes to delayinsensitive circuits In C A R Hoare, editor, Developments in Concurrency and Communication, UT Year of Programming Series, pages 1-64 Addison-Wesley, 1990 [7] Alain J Martin The limitations to delay-insensitivity in asynchronous circuits In William J Dally, editor, Advanced Research in VLSI, pages 263-278 MIT Press, 1990 [8] C.A.R Hoare Communicating Sequential Processes Communications of the ACM 32, vol 8, pp 666-677, 1978 [9] C Myers Asynchronous Circuit Design John Wiley & Sons, 2001 [10] Charles L Seitz System timing In Carver A Mead and Lynn A Conway, editors, Introduction to VLSI Systems, chapter Addison-Wesley, 1980 [11] D Borrione, M Boubekeur, E Dumitrescu, M Renaudin, J Rigaud, and A Sirianni An Approach to the Introduction of Formal Validation in an Asynchronous Circuit Design Flow In Proc of the 36th Annual Hawaii Int Conf on System Sciences (Hicss'03), Vol HICSS IEEE Computer Society, Jan 2003 [12] D L Dill, and E M Clarke - Automatic Verification of Asynchronous Circuits Using Temporal Logic, Michael Yoeli (Ed.), Formal Verification of Hardware Designs, IEEE CS, 1991, pp 176-182 [13] D L Dill - Trace Theory for Automatic Hierarchical Verification of SpeedIndependent Circuits, ACM Distinguished Dissertation, The MIT Press, 1988 [14] Dinh-Duc, A.V., Asynchronous: a new approach for SoC design In Proceedings of the 9th Conference on Science and Technology, October 10, 2005, HoChiMinh, Vietnam 83 [15] Đinh Đức Anh Vũ Nghiên cứu xây dựng phương pháp luận thiết kế vi mạch bất đồng loại QDI phát triển công cụ trợ giúp thiết kế Báo cáo tổng kết kết đề tài KH-CN cấp Trọng điểm ĐHQG-HCM Mã số B2005-20-02-TĐ, ĐH Quốc Gia Tp.HCM, 2007 [16] E B Eichelberger Hazard detection in combinational and sequential switching circuits IBM Journal of Research and Development, 9:90-99, March 1965 [17] E J McCluskey Logic Design Principles: with emphasis of testable semicustom circuits Prentice-Hall, Englewood Cliffs, NJ, 1986 [18] E M Clarke, K L McMillan, S Campos, and V Hartonas-Garmhausen Symbolic model checking In Rajeev Alur and Thomas A Henzinger, editors, Proceedings of the Eighth International Conference on Computer Aided Verification CAV, volume 1102 of Lecture Notes in Computer Science, pages 419422, New Brunswick, NJ, USA, July/August 1996 Springer Verlag [19] E M Clarke, and J M Wing - Formal methods: state of the art and future directions, ACM Comput Surv 28 (4), 1996, pp 626-643 [20] E W Dijkstra, A Discipline of Programming, Prentice Hall, Englewood Cliffs, N.J 1976 [21] G J Holzmann: The Model Checker SPIN IEEE Trans Software Eng 23(5): 279295 (1997) [22] G S W S Hubert Garavel, "On the semantics of communicating hardware processes and their translation into LOTOS for the Verification of Asynchronous Circuits with CADP," in Sci Comput Program, 2009 [23] H Garavel, G Salaun, and W Serwe On the semantics of communicating hardware processes and their translation into LOTOS for the verification of asynchronous circuits with CADP Science of Computer Programming, vol 74 (3), Jan2009, pp 100-127, ISSN 0167-6423 [24] H Yao, H Zheng, C J Myers State space reductions for scalable verification of asynchronous designs IEEE International High Level Design Validation and Test Workshop (HLDVT), pp 17-24, 2010 [25] H Yenigün, V Levin, D Peled, and P A Beerel - Hazard-Freedom Checking in Speed-Independent Systems, Proc CHARME'1999, pp 317-320 [26] H Zheng, H Yao, and T Yoneda - Modular Model Checking of Large Asynchronous Designs with Efficient Abstraction Refinement, IEEE Trans on Comp 59(4) (2010), pp 561-573 [27] Hiroaki Terada, Souichi Miyata, and Makoto Iwata DDMP’s: Self-timed superpipelined data-driven multimedia processors Proceedings of the IEEE, 87(2):282296, February 1999 [28] I Poliakov, A Mokhov, A Rafiev, D Sokolov, and A Yakovlev Automated Verification of Asynchronous Circuits Using Circuit Petri Nets 14th IEEE Int Symp on Asynchronous Circuits and Systems, pp.161-170, 2008 [29] Ivan E Sutherland Micropipelines Communications of the ACM, 32(6):720-738, June 1989 84 [30] J A Brzozowski and J C Ebergen Recent developments in the design of asynchronous circuits In J Csirik, J Demetrovics, and F Gécseg, editors, Fundamentals of Computation Theory (FCT), volume 380 of Lecture Notes in Computer Science, pages 78-94, Szeged, Hungary, 1989 Springer-Verlag [31] J.B Rigaud, Spécification de bibliothèques pour la synthèse de circuits asynchrones, PhD thesis (in French), INP of Grenoble, 2002 [32] J Cortadella, M Kishinevsky, A Kondratyev, L Lavagno, and A Yakovlev Hardware and Petri Nets: Application to Asynchronous Circuit Design LNCS (M Nielsen, D Simpson ed.), vol 1825, 21st Intl Conf on Application and Theory of Petri Nets (ICATPN 2000), pp 1-15 Springer-Verlag, June 2000 [33] J G Bredeson Synthesis of Multiple-Input Change Hazard-Free Combinational Switching Circuits without Feedback International Journal of Electronics (GB), 39(6): 615-624 December 1975 [34] J G Bredeson and P T Hulina Elimination of static and dynamic hazards for multiple input changes in combinational switching circuits Information and Control, 20: 114-224 1972 [35] J He, and K.J Turner Verifying and Testing Asynchronous Circuits using LOTOS In Proc of Joint Intl Conf on Formal Description Techniques For Distributed Systems and Communication Protocols (FORTE Xiii) and Protocol Specification, Testing and Verification (PSTV Xx), T Bolognesi and D Latella, Eds., vol 183 Kluwer B.V., pp 267-283, Oct 2000 [36] J.L Peterson Petri Net theory and the Modeling of Systems Prentice-Hall, Englewood Cliffs, NJ, 1981 [37] J R Burch, E M Clarke, D E Long, K L McMillan, and D L Dill - Symbolic Model Checking for Sequential Circuit Verification, IEEE Trans on ComputerAided Design of Integrated Circuits and Systems 13(4) (1994), pp 401-424 [38] Jan Tijmen Udding A formal model for defining and classifying delay-insensitive circuits Distributed Computing, 1(4):197-204, 1986 [39] Jo C Ebergen A formal approach to designing delay-insensitive circuits Distributed Computing, 5(3):107-119, 1991 [40] Joep Kessels and Paul Marston Designing asynchronous standby circuits for a lowpower pager Proceedings of the IEEE, 87(2):257-267, February 1999 [41] John F Wakerly, Digital Design: Principles and Pratices, Second Edition, Prentice, 1994 [42] K L McMillan Symbolic model checking : An approach to the State explotion problem Kluwer [43] K L McMillan - Using unfoldings to avoid the state explosion problem in the verification of asynchronous circuits, Proc 4th Int Workshop on Computer Aided Verification (CAV'92), Gregor von Bochmann and David K Probst (Eds.) Springer-Verlag, UK, LNCS 663, pp 164-177 [44] K Qian, and A Nymeyer - Guided invariant model checking based on abstraction and symbolic pattern databases, TACAS’04, LNCS 2988, 2004, pp 497-511, Springer-Verlag 85 [45] Kees van Berkel Beware the isochronic fork Integration, the VLSI journal, 13(2):103-128, June 1992 [46] Kees van Berkel and Arjan Bink Single-track handshaking signaling with application to micropipelines and handshake circuits In Proc International Symposium on Advanced Research in Asynchronous Circuits and Systems (ASYNC), pages 122-133 IEEE Computer Society Press, March 1996 [47] Lars S Nielsen and Jens Sparsø Designing asynchronous circuits for low-power: An IFIR filter bank for a digital hearing aid Proceedings of the IEEE, 87(2):268281, February 1999 [48] M B Josephs Gate-level modelling and verification of asynchronous circuits using CSPM and FDR In Proc of the 13th IEEE Int Symp on Asynchronous Circuits and Systems (ASYNC '07) IEEE Computer Society, pp 83-94, 2007 [49] M B Josephs and J T Udding An overview of DI algebra In T N Mudge, V Milutinovic, and L Hunter, editors, Proc Hawaii International Conf System Sciences, volume I, pages 329-338 IEEE Computer Society Press, January 1993 [50] M Gordon - Why higher-order logic is a good formalism for specifying and verifying hardware, Formal Aspects of VLSI Design, Holland, 1985, pp 153-177 [51] M Gordon HOL : A proof generating system for higher-order logic In VLSI Specification, Verification and Synthesis Kluwer [52] M Renaudin, P Vivet, and F Robin ASPRO-216: A standard-cell QDI 16-bit RISC asynchronous microprocessor In Proc International Symposium on Advanced Research in Asynchronous Circuits and Systems (ASYNC), pages 22-31, 1998 [53] M Renaudin Asynchronous Circuits and Systems: A Promising Design Alternative In MicroElectronic Engineering Volume 54(1-2): 133-149, December 2000 [54] Marcos Ferretti and Peter A Beerel Single-track asynchronous pipeline templates using 1-of-N encoding In Proc Design, Automation and Test in Europe (DATE), pages 1008-1015, March 2002 [55] Mark B Josephs, Steven M Nowick, and C H (Kees) van Berkel Modeling and design of asynchronous circuits Proceedings of the IEEE, 87(2):234-242, February 1999 [56] Nguyen-Thanh L., Phan K.P and Dinh-Duc A.V Behavior-Level Simulation of Asynchronous Circuits In Proceedings of International Workshop on Advanced Computing and Applications (ACOMP), March 14-16, 2007, HoChiMinh, Vietnam [57] O Roig, J Cortadella, and E Pastor Verification of Asynchronous Circuits by BDD-based Model Checking of Petri Nets In Proc of 16th Intl Conf on Application and theory of Petri G D Michelis and M Diaz, Eds Lecture Notes In Computer Science, vol 935, pp 374-391 Springer-Verlag, London, Jun 1995 [58] P Siegel, G De Micheli, and D Dill Automatic technology mapping for generalized fundamental-mode asynchronous designs In Proc ACM/IEEE Design Automation Conference (DAC), pages 61-67, June 1993 86 [59] Pham, Q.C., Nguyen-Vu T.N., Dinh-Duc A.V and Pham H.A Improvements in Placement and Routing Algorithms for Asynchronous Logic Circuits To be appeared in a special issue of Science and Technology Development Journal, Vietnam National University Press [60] Pham, Q.C., Nguyen-Vu T.N., Dinh-Duc A.V and Pham H.A Placement and Routing Algorithms for Asynchronous Logic Circuits In Proceedings of International Workshop on Advanced Computing and Applications (ACOMP), March 14-16, 2007, HoChiMinh, Vietnam [61] R E Miller Sequential Circuits and Machines, volume of Switching Theory John Wiley & Sons, 1965 [62] R K Brayton, Richard Rudell, A Sangiovanni-Vincentelli, A R Wang, MIS: A multiple-Level Logic Optimization System, proc of IEEE Trans On ComputerAided Design, Vol CAD-6, No 6, November 1987 [63] R Milner, M Tofte and R Harper, The Definition of Standard ML, The MIT Press, 1990 [64] R S Boyer, M Kaufmann, and J S Moore - The Boyer-Moore theorem prover and its interactive enhancement Computers & Mathematics with App 29(2), 1995, pp 27-62 [65] S H Unger Asynchronous Sequential Switching Circuits Wiley-Interscience, John Wiley & Sons Inc., New York, 1969 [66] S Owre, J Rushby, N Shankar PVS : A prototype verification system In Eleventh International conference on automated deduction (CADE), Vol 607 of Lecture Notes in Artificial Intelligence, D Kapur Ed., Springer-Verlag, 748-752, 1992 [67] Scott Hauck Asynchronous design methodologies: An overview Proceedings of the IEEE, 83(1):69-93, January 1995 [68] Stephen B Furber, James D Garside, Peter Riocreux, Steven Temple, Paul Day, Jianwei Liu, and Nigel C Paver AMULET2e: An asynchronous embedded controller Proceedings of the IEEE, 87(2):243-256, February 1999 [69] Stephen H Unger Asynchronous sequential switching circuits with unrestricted input changes IEEE Transactions on Computers, 20(12):1437-1444, december 1971 [70] T H Bui, and A Nymeyer - Heuristic Sensitivity in Guided Random-Walk Based Model Checking Proc SEFM'2009 pp.125-134 [71] T H Bui, and A Nymeyer - Formal Verification Based on Guided Random Walks, Proc IFM'2009, pp.72-87 [72] T J Chaney and C E Molnar Anomalous behavior of synchronizer and arbiter circuits IEEE Transactions on Computers, C-22(4):421-422, April 1973 [73] Tran H.H., Ho T.L and Dinh-Duc, A.V., PETRI-DFG - an intermediate representation of asynchronous circuits In Proceedings of the 10th Conference on Science and Technology, October 24, 2007, HoChiMinh, Vietnam [74] Wesley A Clark Macromodular computer systems In AFIPS Conference Proceedings: 1967 Spring Joint Computer Conference, volume 30, pages 335-336, Atlantic City, NJ, 1967 Academic Press 87 [75] X Wang and M Kwiatkowska On process-algebraic verification of asynchronous circuits In Proc of the 6th Int Conf on Application of Concurrency to System Design (ACSD '06) IEEE Computer Society, pp 37-46, 2006 [76] Yves Bertot and Pierre Castéran Interactive Theorem Proving and Program Development Coq’Art: The Calculus of Inductive Constructions Texts in Theoretical Computer Science An EATCS series Springer Verlag, 2004 88 ... tiễn Vi? ??c nghiên cứu kiểm định hình thức thiết kế vi mạch hướng nghiên cứu mạnh giới chưa quan tâm mức Vi? ??t nam Quan trọng hơn, vi? ??c tích hợp kiểm định hình thức vào thiết kế vi mạch bất đồng. .. trợ giúp thiết kế có kiểm định Ở hướng thứ nhất, đề tài tập trung làm rõ lý thuyết kiểm định thiết kế vi mạch nghiên cứu giới, đề xuất vài phương pháp kiểm định phù hợp cho vi mạch bất đồng cấp... người thiết kế định vị khiếm khuyết có thiết kế cách dễ dàng 1.2 Giới hạn đề tài Nội dung yếu đề tài phương pháp kiểm định hình thức vi mạch bất đồng bộ, đồng thời tích hợp vào mơi trường thiết kế