Ngân hàng đề thi và đáp án kết thúc môn VI MẠCH SỐ LẬP TRÌNH ( Trường CDNCN HÀ NỘI )

ĐỀ BÀI Cho hàm số Y(A,B,C,D) = ∑(0;1;2;4,5;6,8;9;10;14): Xây dựng sơ đồ logic thực hiện hàm chỉ dùng phần tử NAND 2 đầu vào Sử dụng phần mềm thiết kế mạch logic, mô phỏng trên máy tính và nạp cho vi mạch số EPM7128. NỘI DUNG CÔNG VIỆC. 1. Thời gian: thí sinh thực hiện nội dung này trong thời gian 90 phút . 2. Nhiệm vụ. Thiết kế sơ đồ lolgic dựa trên hàm đã cho. Viết mã thiết kế và biên dịch trên phần mềm Quartus II Mô phỏng hoạt động của mạch Nạp chương trình cho vi mạch số EPM7128 THANG ĐIỂM TT Tiêu chí chấm Điểm tối đa Điểm thực tế 1 Thiết kế được sơ đồ logic 20 2 Sử dụng được phần mềm thiết kế 10 3 Lưu được chương trình 10 4 Chọn được Pin cho EPM7128 10 5 Mô phỏng đúng dạng tín hiệu 10 6 Kết nối và nạp được chương trình cho EPM7128 10 7 Thuyết minh được hoạt động của chương trình 10 8 An toàn 10 9 Thời gian (chỉ đánh giá phần điểm này khi nội dung này thực hiện hoàn chỉnh) 10 Đảm bảo an toàn, hoàn thành trước hoặc đúng thời gian quy định. 5 Quá giờ 5 Tổng điểm 100 Lưu ý: Phần thi đạt yêu cầu khi. Đảm bảo an toàn Không quá 10% thời gian quy định Hà Nội, ngày …. tháng …Năm 2013 TRƯỞNG KHOA (Ký và ghi rõ họ tên) Bùi Chính Minh TRƯỞNG TỔ MÔN (Ký và ghi rõ họ tên) Nguyễn Văn Huy GIÁO VIÊN RA ĐỀ (Ký và ghi rõ họ tên) Trần Thanh Bình ĐÁP ÁN ĐỀ 1 Bảng chân lý của hàm Y(A,B,C,D) = ∑(0;1;2;4,5;6,8;9;10;14) Sơ đồ logic: TRƯỜNG CĐNCN HÀ NỘI KHOA ĐIỆN – ĐIỆN TỬ Đề số: 02 ĐỀ THI KẾT THÚC MÔ ĐUN NGHỀ ĐIỆN TỬ CÔNG NGHIỆP MÔ ĐUN: VI MẠCH SỐ LẬP TRÌNH Trình độ đào tạo: Cao đẳng nghề Hình thức thi: Thực hành Thời gian: 90 phút ĐỀ BÀI Cho hàm số Y(A,B,C,D) = Π(0;1;3,7,8,9,11,12,13,15): Xây dựng sơ đồ logic thực hiện hàm chỉ dùng phần tử NOR 2 đầu vào Sử dụng phần mềm thiết kế mạch logic trên, mô phỏng trên máy tính và nạp cho vi mạch EPM7128. NỘI DUNG CÔNG VIỆC. 1. Thời gian: thí sinh thực hiện nội dung này trong thời gian 90 phút . 2. Nhiệm vụ. Thiết kế sơ đồ lolgic dựa trên hàm đã cho. Viết mã thiết kế và biên dịch trên phần mềm Quartus II Mô phỏng hoạt động của mạch Nạp chương trình cho vi mạch số EPM7128 THANG ĐIỂM TT Tiêu chí chấm Điểm tối đa Điểm thực tế 1 Thiết kế được sơ đồ logic 20 2 Sử dụng được phần mềm thiết kế 10 3 Lưu được chương trình 10 4 Chọn được Pin cho EPM7128 10 5 Mô phỏng đúng dạng tín hiệu 10 6 Kết nối và nạp được chương trình cho EPM7128 10 7 Thuyết minh được hoạt động của chương trình 10 8 An toàn 10 9 Thời gian (chỉ đánh giá phần điểm này khi nội dung này thực hiện hoàn chỉnh) 10 Đảm bảo an toàn, hoàn thành trước hoặc đúng thời gian quy định. 5 Quá giờ 5 Tổng điểm 100 Lưu ý: Phần thi đạt yêu cầu khi. Đảm bảo an toàn Không quá 10% thời gian quy định Hà Nội, ngày …. tháng …Năm 2013 TRƯỞNG KHOA (Ký và ghi rõ họ tên) Bùi Chính Minh TRƯỞNG TỔ MÔN (Ký và ghi rõ họ tên) Nguyễn Văn Huy GIÁO VIÊN RA ĐỀ (Ký và ghi rõ họ tên) Trần Thanh Bình

Trang 1

ĐỀ BÀI

Cho hàm số Y(A,B,C,D) = ∑(0;1;2;4,5;6,8;9;10;14):

- Xây dựng sơ đồ logic thực hiện hàm chỉ dùng phần tử NAND 2 đầu vào

- Sử dụng phần mềm thiết kế mạch logic, mô phỏng trên máy tính và nạp cho vimạch số EPM7128

NỘI DUNG CÔNG VIỆC.

1 Thời gian: thí sinh thực hiện nội dung này trong thời gian 90 phút

2 Nhiệm vụ.

- Thiết kế sơ đồ lolgic dựa trên hàm đã cho

- Viết mã thiết kế và biên dịch trên phần mềm Quartus II

- Mô phỏng hoạt động của mạch

- Nạp chương trình cho vi mạch số EPM7128

Trang 2

THANG ĐIỂM

TT Tiêu chí chấm tối đa Điểm thực tế Điểm

6 Kết nối và nạp được chương trình cho EPM7128 10

7 Thuyết minh được hoạt động của chương trình 10

9

Thời gian

(chỉ đánh giá phần điểm này khi nội dung

này thực hiện hoàn chỉnh)

10

Đảm bảo an toàn, hoàn thành trước hoặc

Lưu ý: Phần thi đạt yêu cầu khi.

- Đảm bảo an toàn

- Không quá 10% thời gian quy định

Hà Nội, ngày … tháng …Năm 2013

Trang 3

ĐÁP ÁN ĐỀ 1

Bảng chân lý của hàm Y(A,B,C,D) = ∑(0;1;2;4,5;6,8;9;10;14)

Trang 4

Sơ đồ logic:

Trang 5

ĐỀ BÀI

Cho hàm số Y(A,B,C,D) = Π(0;1;3,7,8,9,11,12,13,15):

- Xây dựng sơ đồ logic thực hiện hàm chỉ dùng phần tử NOR 2 đầu vào

- Sử dụng phần mềm thiết kế mạch logic trên, mô phỏng trên máy tính và nạp cho

vi mạch EPM7128

2 Nhiệm vụ.

Trang 6

THANG ĐIỂM

9

Thời gian

10

Trang 7

ĐÁP ÁN ĐỀ 2

Bảng chân lý của hàm Y(A,B,C,D) = Π(0;1;3,7,8,9,11,12,13,15):

Trang 8

Bìa các nô tối giản và phương trình trạng thái của hàm

Sơ đồ logic của mạch:

Trang 9

KHOA ĐIỆN – ĐIỆN TỬ

-Đề số: 03

NGHỀ ĐIỆN TỬ CÔNG NGHIỆP

MÔ ĐUN: VI MẠCH SỐ LẬP TRÌNH Trình độ đào tạo: Cao đẳng nghề Hình thức thi: Thực hành Thời gian: 90 phút

ĐỀ BÀI

Cho sơ đồ mạch giải mã 3 sang 8 như sau:

- Hãy lập bảng trạng thái hoạt động của mạch

- Sử dụng phần mềm thiết kế mạch logic trên, mô phỏng dạng sóng trên máy tính

và nạp cho vi mạch EPM7128

2 Nhiệm vụ.

- Lập bảng trạng thái dựa trên sơ đồ logic đã cho

- Thiết kế và biên dịch trên phần mềm Quartus II

THANG ĐIỂM

Trang 10

10

Hà Nội, ngày … tháng …Năm 20

Trang 11

-Đề số: 04

ĐỀ BÀI

Cho sơ đồ mạch tri gơ J-K vạn năng sau:

Sử dụng phần mềm thiết kế mạch logic trên, mô phỏng dạng sóng trên máytính và nạp cho vi mạch EPM7128

2 Nhiệm vụ.

- Lập bảng trạng thái dựa trên sơ đồ logic đã cho

- Thiết kế và biên dịch trên phần mềm Quartus II

Trang 12

THANG ĐIỂM

9

Thời gian

10

Trang 13

-Đề số: 05

2 Nhiệm vụ.

Trang 14

THANG ĐIỂM

9

Thời gian

10

Trang 15

ĐỀ BÀI

Thiết kế bộ dịch Barrel bằng ngôn ngữ VHDL Đầu vào là vector 8 bit Đầu

ra là phiên bản dịch của đầu vào, với lượng dịch được định nghĩa bởi 8 đầu vào

“shift” (từ 0 đến 7) Mạch gồm có 3 bộ dịch barrel riêng lẻ Barrel đầu tiên có chỉ

có 1 đầu “0” được kết nối với một bộ dồn kênh, trong khi barrel thứ 2 có 2 đầu vào

“0” và barrel cuối cùng có tới 4 đầu vào “0” Để vector lớn hơn thì chúng ta phải

dữ 2 đầu vào là “0” Ví dụ nếu shift = “001” thì chỉ barrel đầu tiên gây ra dịch, cònnếu shift = “111” thì tất các đều gây ra dịch

2 Nhiệm vụ.

Trang 16

3 Mô tả yêu cầu kỹ thuật

Kết quả mô phỏng

THANG ĐIỂM

9

Thời gian

10

Trang 17

PORT ( inp: IN STD_LOGIC_VECTOR (7 DOWNTO 0);

shift: IN STD_LOGIC_VECTOR (2 DOWNTO 0);

outp: OUT STD_LOGIC_VECTOR (7 DOWNTO 0));

END barrel;

-ARCHITECTURE behavior OF barrel IS

BEGIN

PROCESS (inp, shift)

VARIABLE temp1: STD_LOGIC_VECTOR (7 DOWNTO 0);

VARIABLE temp2: STD_LOGIC_VECTOR (7 DOWNTO 0);

Trang 18

ĐỀ BÀI

GIỚI THIỆU.

Thiết kế bộ so sánh có dấu bằng ngôn ngữ VHDL Kích thước của vector được sosánh là generic (n+1)

3 đầu ra phải được cung cấp là: 1 đầu ra là a>b, 1 đầu ra là a = b, đầu ra còn lại là a

< b 3 giải pháp được giới thiệu : đầu tiên xét a và b là các số có dấu, trong khi 2giải pháp còn lại là các số không dấu

2 Nhiệm vụ.

3 Mô tả yêu cầu kỹ thuật.

Trang 19

THANG ĐIỂM

9

Thời gian

10

Trang 21

ĐỀ BÀI

GIỚI THIỆU.

Thiết kế bộ cộng 4 BIT Carry Ripple bằng ngôn ngữ VHDL:

Trên sơ đồ ta có thể thấy, với mỗi bit, một đơn vị bộ cộng đầy đủ sẽ được thựchiện Bảng thật của bộ cộng đầy đủ được chỉ ra bên cạnh sơ đồ, trong đó a, b là cácbít đầu vào, cin là bit nhớ vào, s là bit tổng, cout là bit nhớ ra Từ bảng thật ta dễdàng tính được:

s = a xor b xor cin

cout = (a and b) xor (a and cin) xor (b xor cin)

Trang 22

2 Nhiệm vụ.

THANG ĐIỂM

9

Thời gian

10

Trang 23

s: OUT STD_LOGIC_VECTOR (n-1 DOWNTO 0);

cout: OUT STD_LOGIC);

END Bo_cong_carry_ripple;

-ARCHITECTURE arc OF Bo_cong_carry_ripple IS

SIGNAL c: STD_LOGIC_VECTOR (n DOWNTO 0);

BEGIN

c(0) <= cin;

G1: FOR i IN 0 TO n-1 GENERATE

s(i) <= a(i) XOR b(i) XOR c(i);

c(i+1) <= (a(i) AND b(i)) OR

(a(i) AND c(i)) OR

(b(i) AND c(i));

END GENERATE;

cout <= c(n);

END arc;

Trang 24

ĐỀ BÀI

GIỚI THIỆU.

Thiết kế bộ cộng 4 BIT Carry look ahead bằng ngôn ngữ VHDL

Mạch được hoạt động dựa trên các khái niêm Generate và Propagate Chính đặcđiểm này đã làm cho bộ cộng này thực hiện với tốc độ nhanh hơn so với bộ cộngtrước

Giả sử 2 đầu vào là 2 bit a,b thì 2 tín hiệu p(propagate) và g(generate) được tínhnhư sau:

g = a and b

p = a or b

Nếu chúng ta xem a, b là các vector:

Trang 25

a = a(n-1)…a(1)a(0) ; b = b(n-1)…b(1)b(0)

thì g, p được tính như sau:

p = p(n-1)…p(1)p(0); g = g(n-1)…g(1)g(0)

Trong đó:

g(i) = a(i) and b(i)

p(i) = a(i) or b(i)

Lúc này vector nhớ sẽ là: c = c(n-1)…c(1)c(0), trong đó:

c(0) = cin

c(1) = c(0)p(0) + g(0)

c(2) = c(0)p(0)p(1) + g(0)p(1) + g(1)

c(i) = c(i-1)p(i-1) + g(i-1)

2 Nhiệm vụ.

9 Thời gian

10

đúng thời gian quy định

5

Trang 26

Quá giờ 5

s: OUT STD_LOGIC_VECTOR (3 DOWNTO 0);

cout: OUT STD_LOGIC);

END Bo_cong_carry_look_ahead;

-ARCHITECTURE Bo_cong_carry_look_ahead OF

Bo_cong_carry_look_ahead IS

SIGNAL c: STD_LOGIC_VECTOR (4 DOWNTO 0);

SIGNAL p: STD_LOGIC_VECTOR (3 DOWNTO 0);

SIGNAL g: STD_LOGIC_VECTOR (3 DOWNTO 0);

BEGIN

PGU:

-G1: FOR i IN 0 TO 3 GENERATE

p(i) <= a(i) XOR b(i);

g(i) <= a(i) AND b(i);

s(i) <= p(i) XOR c(i);

Trang 27

c(3) <= (cin AND p(0) AND p(1) AND p(2)) OR

(g(0) AND p(1) AND p(2)) OR

(g(1) AND p(2)) OR g(2);

c(4) <= (cin AND p(0) AND p(1) AND p(2) AND p(3)) OR

(g(0) AND p(1) AND p(2) AND p(3)) OR

ĐỀ BÀI

GIỚI THIỆU.

Thiết kế bộ điều khiển máy bán hàng bằng ngôn ngữ VHDL, máy bán hàng

sẽ bán các thanh kẹo với giá 25 xu Chúng ta sẽ thiết kế theo mô hình máy FSM.Đầu ra và đầu vào của bộ điều khiển được thể hiện trong hình

Tín hiệu vào là nickel_in, dime_in, và quarter_in thông báo rằng một đồng tiềntương ứng được gửi vào tài khoản Ngoài ra còn có 2 đầu vào điều khiển: đầu vàoreset (rst) và đầu vào clock (clk) Bộ điều khiển trả lời bằng 3 tín hiệu đầu ra:candy_out (để phân phát thanh kẹo), nickel_out và dime_out (cập nhật lại thayđổi)

Trên hình cũng chỉ ra đồ hình trạng thái của máy FSM Các số bên trong cácvòng tròn biểu diễn tổng tài khoản của khách hàng (chỉ có các nickel, dime vàquarter là được chấp nhận)

Trang 28

2 Nhiệm vụ.

THANG ĐIỂM

Trang 29

nickel_in, dime_in, quarter_in: IN BOOLEAN;

candy_out, nickel_out, dime_out: OUT STD_LOGIC);

Trang 30

present_state <= next_state;

END IF;

END PROCESS;

Upper section of the FSM (Sec 8.2):

-PROCESS (present_state, nickel_in, dime_in, quarter_in)BEGIN

IF (nickel_in) THEN next_state <= st5;

ELSIF (dime_in) THEN next_state <= st10;

ELSIF (quarter_in) THEN next_state <= st25;

Trang 31

IF (nickel_in) THEN next_state <= st25;ELSIF (dime_in) THEN next_state <= st30;ELSIF (quarter_in) THEN next_state <= st45;ELSE next_state <= st20;

Trang 33

các thanh ghi bên trong sẽ chuyển vào data(6:0) và đầu ra data_valid được xácnhận.

Hình 9.13 Sơ đồ bộ nhận dữ liệu nối tiếp

Để thiết kế mạch này chúng ta sẽ sử dụng một vài biến để làm các biến đếm, biếnxác nhận số bit nhận được, biến lưu trữ dữ liệu, biến tính toán lỗi và biến trunggian

2 Nhiệm vụ.

THANG ĐIỂM

7 Thuyết minh được hoạt động của chương 10

Trang 34

9

Thời gian

10

PORT ( din, clk, rst: IN BIT;

data: OUT BIT_VECTOR (6 DOWNTO 0);

err, data_valid: OUT BIT);

VARIABLE count: INTEGER RANGE 0 TO 10;

VARIABLE reg: BIT_VECTOR (10 DOWNTO 0);

VARIABLE temp : BIT;

ELSIF (clk'EVENT AND clk='1') THEN

IF (reg(0)='0' AND din='1') THEN

reg(0) := '1';

ELSIF (reg(0)='1') THEN

count := count + 1;

Trang 35

IF (count < 10) THEN

reg(count) := din;

ELSIF (count = 10) THEN

temp := (reg(1) XOR reg(2) XOR reg(3) XOR

reg(4) XOR reg(5) XOR reg(6) XOR

reg(7) XOR reg(8)) OR NOT reg(9);

Trong đó:

+ d(7:0) là vector dữ liệu để gửi đi

+ dout là đầu ra thực tế

+ clk: Đầu vào của xung clock

+ load: Đầu vào xác nhận

Trang 36

Vector d được lưu trữ đồng bộ trong thanh ghi dịch reg Khi load ở trạngthái cao thì dữ liệu được nạp vào thanh ghi dịch theo thư tự bit MSB là bít gần đầu

ra nhất, và đầu ra là d(7) Mỗi khi load trả lại “0” thì bit tiếp theo được xuất hiệntại đầu ra của mỗi sườn dương của xung đồng hồ Sau khi tất cả 8 bit được gửi đi,đầu ra trở lại mức thấp cho đến lần chuyển đổi tiếp theo

2 Nhiệm vụ.

9

Thời gian

10

Định dạng
Số trang	48
Dung lượng	718,5 KB