Hình 1.2 NMOS và PMOS1.2 Cấu trúc của MOSFET kênh n Một cấu trúc Metal-Oxide-Semiconductor MOS được tạo ra bằng cách chồnglên nhau một số lớp vật liệu dẫn và cách điện để tạo thành một c
MOS TRANSISTOR
I-V Characteristic
2.1 Giới thiệu về công nghệ CMOS
CMOS (Complementary Metal-Oxide-Semiconductor) là công nghệ sản xuất mạch tích hợp (IC) phổ biến trong các chip điện tử, bao gồm bộ vi xử lý, bộ nhớ và mạch tích hợp logic Công nghệ này nổi bật với hiệu quả năng lượng cao, tốc độ xử lý nhanh và khả năng tích hợp nhiều transistor trên diện tích nhỏ.
2.2 Đặc điểm của công nghệ CMOS: a Sử dụng cả transistor NMOS và PMOS: CMOS kết hợp cả hai loại transistor
MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) bao gồm NMOS (Negative Metal-Oxide-Semiconductor) và PMOS (Positive Metal-Oxide-Semiconductor), trong đó NMOS hoạt động với điện áp dương và PMOS với điện áp âm Sự kết hợp này giúp mạch CMOS tiêu thụ năng lượng rất thấp khi ở trạng thái ổn định, vì chỉ một loại transistor dẫn điện tại một thời điểm Một trong những ưu điểm nổi bật của CMOS là mức tiêu thụ năng lượng cực kỳ thấp khi không có sự chuyển đổi trạng thái, với điện năng chỉ tiêu thụ đáng kể khi các transistor chuyển đổi Hơn nữa, CMOS cho phép sản xuất các mạch với mật độ transistor cao, giúp tích hợp nhiều tính năng và cải thiện hiệu suất chip mà không làm tăng kích thước Cuối cùng, mạch CMOS có khả năng hoạt động ở tốc độ rất cao, điều này đặc biệt quan trọng trong các ứng dụng yêu cầu hiệu suất lớn như vi xử lý và mạch logic.
● Bộ vi xử lý: Các CPU hiện đại, bao gồm cả chip Intel và AMD, đều sử dụng công nghệ CMOS.
● Bộ nhớ: Các chip nhớ như SRAM và DRAM sử dụng CMOS.
CMOS PROCESSING TECHNOLOGY
Giới thiệu về công nghệ CMOS
CMOS (Complementary Metal-Oxide-Semiconductor) là công nghệ sản xuất mạch tích hợp (IC) phổ biến, đặc biệt trong các bộ vi xử lý, bộ nhớ và mạch logic Công nghệ này nổi bật với hiệu quả năng lượng cao, tốc độ xử lý nhanh và khả năng tích hợp nhiều transistor trên diện tích nhỏ.
Đặc điểm của công nghệ CMOS
a Sử dụng cả transistor NMOS và PMOS: CMOS kết hợp cả hai loại transistor
MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) bao gồm NMOS (Negative Metal-Oxide-Semiconductor) và PMOS (Positive Metal-Oxide-Semiconductor), trong đó NMOS hoạt động với điện áp dương và PMOS với điện áp âm Sự kết hợp này giúp mạch CMOS tiêu thụ năng lượng rất thấp khi ở trạng thái ổn định, vì chỉ một loại transistor dẫn điện tại một thời điểm Một trong những ưu điểm lớn nhất của CMOS là mức tiêu thụ năng lượng cực kỳ thấp khi không có sự chuyển đổi trạng thái, với điện năng chỉ tiêu thụ đáng kể khi các transistor chuyển đổi CMOS cũng cho phép sản xuất các mạch có mật độ transistor cao, giúp tích hợp nhiều tính năng và cải thiện hiệu suất chip mà không làm tăng kích thước Cuối cùng, mạch CMOS có khả năng hoạt động ở tốc độ rất cao, điều này đặc biệt quan trọng trong các ứng dụng yêu cầu hiệu suất lớn như vi xử lý và mạch logic.
Ứng dụng của CMOS
● Bộ vi xử lý: Các CPU hiện đại, bao gồm cả chip Intel và AMD, đều sử dụng công nghệ CMOS.
● Bộ nhớ: Các chip nhớ như SRAM và DRAM sử dụng CMOS.
● Mạch logic: CMOS là nền tảng của các mạch logic kỹ thuật số (Digital Logic
Circuits) trong các hệ thống điện tử hiện đại.
● Cảm biến hình ảnh: Công nghệ CMOS được sử dụng trong các cảm biến hình ảnh trong camera, máy ảnh số, và điện thoại thông minh.
Quy trình chế tạo
Mục tiêu của quá trình này là hình thành lớp oxide vùng trên bề mặt của nền P-type, nhằm cách ly các thiết bị và ngăn chặn dòng rò giữa các transistor lân cận Lớp oxide này thường được gọi là lớp cách điện.
Chi tiết: Silicon dioxide (SiO ) được phát triển trên bề mặt wafer để bảo vệ và định₂ nghĩa các vùng hoạt động cho MOSFET.
Mục tiêu: Loại bỏ lớp field oxide ở các vùng dành cho pMOS để chuẩn bị cho việc tạo các vùng n-well.
Chi tiết: Vùng này được khắc để chuẩn bị cho việc tạo n- well, nơi mà pMOS sẽ được hình thành.
Mục tiêu: Hình thành vùng n- well bằng cách khuếch tán chất pha tạp loại (như phosphorN hoặc arsenic) vào vùng dành cho pMOS.
Chi tiết: Khuếch tán chất pha tạp vào silicon để tạo ra vùng n-well, nơi mà pMOS sẽ được xây dựng.
Mục tiêu của quá trình này là loại bỏ lớp oxide ở những khu vực mà nMOS sẽ được hình thành, nhằm chuẩn bị cho việc tạo cổng cũng như các vùng source và drain.
Chi tiết: Phần oxide bảo vệ sẽ được khắc để tiếp tục quá trình tạo nMOS.
Mục tiêu của bài viết này là tạo ra một lớp gate oxide mỏng, đóng vai trò là lớp cách điện giữa cực gate và kênh dẫn bên dưới, từ đó giúp điều khiển dòng chảy của dòng điện trong transistor một cách hiệu quả.
Chi tiết: Oxide cổng SiO mỏng (thường vài nanomet) được phát triển trên bề₂ mặt P-type substrate và n-well.
Mục tiêu của quá trình này là tạo ra lớp polysilicon trên lớp oxide cổng nhằm hình thành cổng gate Polysilicon được lựa chọn vì khả năng dẫn điện tốt sau khi pha tạp và tính dễ khắc, giúp tạo ra hình dạng mong muốn cho cổng.
Chi tiết: Một lớp polysilicon được lắng đọng lên trên toàn bộ bề mặt wafer.
Mục tiêu: Loại bỏ polysilicon và oxide ở những vùng không cần thiết, giữ lại lớp polysilicon ở các vùng gate của cả nMOS và pMOS.
Chi tiết: Lớp polysilicon trên vùng không phải là gate sẽ bị khắc, tạo ra các cực cổng cho nMOS và pMOS.
2.4.8 Implant Sources and Drains Mục tiêu: vùng source và drain của nMOS sẽ được cấy N+, còn của pMOS sẽ được cấy P+.
Chi tiết: Các vùng n+ (cho nMOS) và p+ (cho pMOS) được tạo ra bằng cách cấy các ion phospho hoặc boron vào các vùng tương ứng.
Mục tiêu: Tạo lớp silicon nitride để bảo vệ các lớp trước đó và chuẩn bị cho bước tiếp theo là khắc nitride.
Chi tiết: Lớp nitride được phát triển để bảo vệ cấu trúc và chống ăn mòn trong các bước khắc tiếp theo.
Mục tiêu: Khắc lớp nitride để lộ các vùng cần thiết, chuẩn bị cho các bước liên kết kim loại.
Chi tiết: Các vùng cần kết nối được lộ ra bằng cách loại bỏ lớp nitride.
Mục tiêu: Lắng đọng một lớp kim loại (thường là nhôm hoặc đồng) để tạo ra các kết nối điện giữa các vùng source drain, , và gate của transistor.
Chi tiết: Kim loại được lắng đọng lên toàn bộ bề mặt wafer, phủ kín cả các vùng kết nối và vùng không kết nối
Mục tiêu là loại bỏ kim loại thừa, giữ lại các phần cần thiết để tạo kết nối điện giữa các vùng source, drain và gate của nMOS và pMOS.
Kim loại sẽ được khắc để tạo ra các đường dây dẫn kết nối các thành phần của inverter CMOS, đảm bảo các kết nối giữa các transistor và linh kiện khác chính xác và hiệu quả.
DELAY
Definition
Hình 3.1 độ trễ lan truyền và thời gian tăng/giảm
Thời gian trễ truyền dẫn (tpd) là khoảng thời gian tối đa từ khi có sự thay đổi ở đầu vào đến khi đầu ra bắt đầu thay đổi, được xác định tại điểm 50% của tín hiệu.
Contamination delay time (tcd) refers to the minimum duration between a change in the input signal and the corresponding change in the output signal, measured at the 50% point of the signal.
- Thời gian tăng (Rise time), tr: Là thời gian để một tín hiệu tăng từ 20% đến
80% giá trị ổn định của nó.
- Thời gian giảm (Fall time), tf: Là thời gian để một tín hiệu giảm từ 80% đến
20% giá trị ổn định của nó.
- Tốc độ cạnh (Edge rate), trf: Là giá trị trung bình của thời gian tăng và thời gian giảm: trf=(tr+tf)/2.
- ai là thời gian xuất hiện tại nút i.
- tpdi là thời gian trễ truyền dẫn của cổng logic.
- : max j fanin(i) {aj}:là thời gian xuất hiện lớn nhất trong các∈ nút đầu vào của cổng logic. Định nghĩa độ trễ (slack):
- Slack là sự chênh lệch giữa thời gian yêu cầu (thời gian mà tín hiệu phải đến) và thời gian đến (thời gian mà tín hiệu thực sự đến).
- Slack dương có nghĩa là tín hiệu đến đúng giờ hoặc sớm hơn, do đó mạch đáp ứng được yêu cầu về thời gian.
- Slack âm có nghĩa là tín hiệu đến muộn, tức là mạch không đáp ứng được yêu cầu về thời gian, cho thấy có vấn đề về hiệu suất
Hình 3.2 Ví dụ vê thời gian đến
- Các nút đầu vào I0, I1, I2 có thời gian xuất hiện lần lượt là 20 ps, 30 ps và 50 ps.
Nút a7 là đầu ra của cổng logic với đầu vào từ a0 và a1, xuất hiện sau 60 ps Thời gian trễ của cổng là 30 ps, và thời gian xuất hiện lớn nhất trong các đầu vào là 30 ps (ở a1).
- Cổng thứ hai: Nút a8 có đầu vào từ a7, với thời gian trễ của cổng là 20 ps.
Thời gian xuất hiện tại a8 là 80 ps:
- Cổng thứ ba: Nút a9 có đầu vào từ a8 và a2, với thời gian trễ là 30 ps Thời gian xuất hiện tại a9 là 110 ps:
- Tương tự cho các nút khác trong mạch, thời gian xuất hiện tại a12 là 140 ps.
Slack là khoảng cách giữa thời gian yêu cầu và thời gian thực tế xuất hiện tại đầu ra Cụ thể, thời gian yêu cầu cho tất cả các đầu ra O9 và O12 là 200 ps.
- Tại đầu ra O9, thời gian xuất hiện là 110 ps, do đó slack là:
- Tại đầu ra O12, thời gian xuất hiện là 140 ps, slack là:
Mạch có độ lệch thời gian 60 ps tại đầu ra O12, cho thấy nó đáp ứng yêu cầu về thời gian và có khoảng thời gian dư dả, đảm bảo tính chính xác của thiết kế.
Transient response
Phản hồi quá độ của mạch là phương pháp cơ bản để tính toán độ trễ thông qua mô hình vật lý Khi tín hiệu đầu vào thay đổi, độ trễ được xác định bằng cách giải phương trình vi phân mô tả sự biến đổi điện áp đầu ra theo thời gian Độ trễ được tính là khoảng thời gian để điện áp đầu ra đạt đến VDD/2, tức là mức điện áp trung bình của nguồn cung cấp.
Phương trình vi phân này mô tả quá trình nạp và xả điện của tụ điện trong mạch, do tụ điện không thể thay đổi điện áp ngay lập tức Cụ thể, khi dòng điện nạp vào tụ điện, điện áp trên tụ sẽ thay đổi theo phương trình: I C.
Trong các mạch tích hợp, tụ điện chủ yếu bao gồm:
- Tụ cổng (gate capacitance) của tải Cgs.
- Tụ khuếch tán (diffusion capacitance) của các transistor điều khiển.
Các dây nối giữa các transistor góp phần vào tổng điện dung của mạch, ảnh hưởng đến thời gian chuyển đổi do dòng điện qua các transistor cần nạp hoặc xả điện dung này Mạch inverter tiêu chuẩn bao gồm các transistor P1 (PMOS) và N1 (NMOS) tại X1 điều khiển đầu ra B, kết nối với một inverter thứ hai (X2) với P2 và N2.
A là tín hiệu đầu vào, và B là tín hiệu đầu ra của inverter thứ nhất, truyền đến inverter thứ hai qua một đoạn dây (wire).
Hình này hiển thị tất cả các tụ điện trong mạch Các điện dung gồm:
- Cdbp1: Tụ điện khuếch tán giữa cực drain của P1 và cực body (thân).
- Cdbn1: Tụ điện khuếch tán giữa cực drain của N1 và cực body.
- Csbp1 và Csbn1: Tụ điện giữa cực source và thân của các transistor P1 và N1.
- Cgsn2 và Cgsp2: Tụ cổng của transistor N2 và P2 trong inverter thứ hai X2.
- Cwire: Điện dung của dây nối giữa hai cổng inverter X1 và X2.
Những điện dung này đóng góp vào điện dung tổng của mạch và làm ảnh hưởng đến thời gian trễ.
Hình này đơn giản hóa mạch, gộp tất cả các điện dung lại thành một điện dung tổng hợp Cout.
Cout được tính bằng tổng của các điện dung ở hình (b):
Cout = Cdbn1 + Cdbp1 + Cwire + Cgsn2 + Cgsp2.
Tụ tổng hợp này ảnh hưởng đến thời gian trễ của mạch, vì nó xác định lượng điện tích cần phải thay đổi để chuyển điện áp đầu ra.
Các tụ điện trong mạch:
- Mỗi mạch thực tế đều có các điện dung ký sinh (parasitic capacitances) Các tụ điện trong sơ đồ bao gồm:
○ Cgd: Tụ điện giữa gate và drain của transistor.
○ Cgs: Tụ điện giữa gate và source.
○ Cdb: Tụ điện giữa drain và body.
○ Csb: Tụ điện giữa source và body.
- Những tụ này góp phần vào độ trễ của mạch vì chúng không thể thay đổi điện áp một cách tức thì.
RC delay model
1 Mô hình trễ RC và mạch RC tương đương a Mô hình trễ RC:
Mô phỏng transistor bằng ba tụ điện, một điện trở, và một công tắc Cả
PMOS và NMOS có thể được mô phỏng qua một mô hình điện tử, trong đó các cực Source, Drain và Gate của transistor được kết nối với các tụ điện Đồng thời, điện trở và công tắc được mắc nối tiếp, tạo thành một mạch RC tương đương.
Hình 3.3 Mạch tương đương cho Transistor
Transistor nMOS đơn vị có điện trở hiệu dụng là một yếu tố quan trọng trong thiết kế mạch điện Kích thước của transistor đơn vị thường được xác định bởi chiều dài tối thiểu và chiều rộng khuếch tán tiếp xúc tối thiểu, thường có tỷ lệ là 4/2 λ.
Transistor pMOS có điện trở lớn hơn, thường dao động từ 2R đến 3R, do độ linh động của pMOS thấp hơn nMOS Để thuận tiện trong tính toán, giá trị phổ biến được sử dụng là 2R.
Nếu transistor nMOS có chiều rộng gấp k lần transistor đơn vị, thì điện trở của nó sẽ là R/k, cho phép nó cung cấp dòng điện lớn hơn k lần Đối với transistor pMOS, điện trở sẽ là 2R/k.
Cổng và tụ khuếch tán (Gate and Diffusion Capacitance) là hai loại điện dung quan trọng trong mỗi transistor, bao gồm cả nMOS và pMOS Điện dung của một transistor đơn vị được ký hiệu là C, và nếu transistor có chiều rộng gấp k lần transistor đơn vị, điện dung sẽ là kC Điện dung khuếch tán (Diffusion Capacitance) phụ thuộc vào kích thước của vùng nguồn/drain; đối với transistor đơn vị, điện dung khuếch tán cũng được giả định là Khi chiều dài kênh tăng lên, điện dung cổng tăng tỷ lệ với chiều dài, nhưng điện dung khuếch tán không bị ảnh hưởng.
Trễ RC được xác định bởi công thức: τ = R * C
Trong đó: τ: Trễ RC (3RC)
Công thức tính thời gian sạc hoặc xả tụ điện qua điện trở là nền tảng cho các mô hình trễ trong mạch kỹ thuật số Độ trễ RC thường được sử dụng để ước lượng thời gian trễ trong các mạch logic, đặc biệt trong quá trình chuyển trạng thái của cổng logic và transistor Để tính toán độ trễ RC, cần xác định chiều rộng của các transistor trong mạng kéo lên và kéo xuống, và độ trễ chỉ được tính dựa trên các transistor trực tiếp kết nối với đầu ra.
Linear delay model
Định nghĩa: Mô hình tuyến tính trễ là một phương pháp đơn giản để ước tính độ trễ trong các mạch logic VLSI, sử dụng phương trình tuyến tính: d = g h + p
○ d: Độ trễ chuẩn hóa (normalized delay).
○ g: Nỗ lực logic (logical effort) – đo độ phức tạp của cổng logic.
○ p: Độ trễ ký sinh (parasitic delay) – độ trễ khi không có tải.
○ h: Nỗ lực điện (electrical effort) – phản ánh tải mà cổng chịu, được tính bằng công thức h= Cout Cin
3.4.1 Logical Effort (Nỗ lực logic): Định nghĩa: Đại lượng đo lường mức độ phức tạp của một cổng logic so với cổng đảo ngược (inverter) Nỗ lực logic giúp xác định khả năng của cổng trong việc tạo ra dòng điện đầu ra.
3.4.2 Parasitic Delay (Độ trễ ký sinh): Định nghĩa: Độ trễ của cổng khi không có tải được kết nối, chủ yếu do điện dung khuếch tán tại nút đầu ra.
● Có 3 đơn vị điện dung khuếch tán trên đầu ra.
● Độ trễ ký sinh là 3RC, chuẩn hóa thành (ký hiệu là pinv=1).1
Cổng NAND 3 ngõ vào và Cổng NOR 3 ngõ vào:
● Mỗi cổng có 9 đơn vị điện dung khuếch tán trên đầu ra.
● Độ trễ ký sinh của chúng là 9RC, gấp 3 lần cổng NOT, tức là 3 pinv=3
Ví dụ: Đối với cổng inverter, parasitic delay có thể tính là 3RC.
VLSI FLOW
Specifications
Giai đoạn thu thập yêu cầu dự án bao gồm việc xác định các chỉ tiêu kỹ thuật như hiệu suất, công suất tiêu thụ, kích thước, cũng như các yêu cầu về chi phí và thời gian phát triển Các yêu cầu này thường được cung cấp bởi khách hàng hoặc bộ phận hệ thống Ngoài ra, khả năng tích hợp, khả năng mở rộng và điều kiện môi trường như nhiệt độ hoạt động và độ ổn định cũng được xem xét kỹ lưỡng trong giai đoạn này.
Mục tiêu: Xác định rõ ràng các tiêu chí đầu ra của thiết kế, tránh những thay đổi không mong muốn về sau.
Architectural Design
Kiến trúc hệ thống được xác định ở mức độ cao, bao gồm các thành phần chính như bộ xử lý, bộ nhớ, bus dữ liệu và giao diện đầu vào/ra Trong giai đoạn này, các quyết định quan trọng về tổ chức và cấu trúc hệ thống, chẳng hạn như lựa chọn giữa single-core và multi-core, được thực hiện.
Mục tiêu: Xây dựng một kiến trúc hiệu quả, đáp ứng các yêu cầu của bản
Specifications và tối ưu hóa hiệu suất, diện tích và công suất tiêu thụ.
RTL Coding & Functional Verification
Mã RTL (Register Transfer Level) mô tả cách dữ liệu di chuyển giữa các thanh ghi và cách các khối chức năng xử lý dữ liệu trong hệ thống Ngôn ngữ Verilog hoặc VHDL thường được sử dụng để viết mã RTL, giúp thiết kế và mô phỏng các mạch điện tử.
○ Ví dụ: Trong thiết kế một bộ xử lý, RTL mô tả cách các lệnh từ bộ nhớ được nạp, giải mã và thực thi.
○ Mục tiêu: Chuyển kiến trúc cấp cao sang mô hình chi tiết, có thể mô phỏng và triển khai trên các công cụ EDA (Electronic Design
Mục tiêu chính là đảm bảo mã RTL thực hiện chính xác các chức năng theo yêu cầu ban đầu Để đạt được điều này, quá trình kiểm tra thường sử dụng mô phỏng nhằm đánh giá hoạt động của chip trong nhiều điều kiện khác nhau, từ đó so sánh kết quả dự kiến với kết quả thực tế.
○ Công cụ: Các công cụ như UVM (Universal Verification Methodology) hoặc OVM (Open Verification Methodology) được sử dụng để viết testbench, chạy test cases.
○ Mục tiêu: Xác nhận rằng thiết kế đáp ứng các chức năng yêu cầu trước khi chuyển sang giai đoạn tổng hợp logic.
Logic Synthesis
Quá trình chuyển mã RTL thành mạng cổng logic (gate-level netlist) bao gồm các cổng logic cơ bản như AND, OR, NOT và flip-flops Sử dụng công cụ EDA, quá trình tổng hợp tối ưu hóa thiết kế dựa trên các ràng buộc về diện tích, công suất tiêu thụ và hiệu suất.
Công cụ: Các công cụ tổng hợp phổ biến là Synopsys Design Compiler, Cadence
Mục tiêu của chúng tôi là chuyển đổi mô hình RTL thành dạng có thể thực thi trên phần cứng, đồng thời thực hiện các tối ưu hóa cần thiết nhằm cải thiện kích thước chip và hiệu suất.
Logic Verification & Testing
Sau khi tổng hợp logic, việc xác minh thiết kế tổng hợp là rất quan trọng để đảm bảo nó hoạt động chính xác và đáp ứng các yêu cầu chức năng Quá trình này có thể áp dụng các kỹ thuật kiểm chứng hình thức để kiểm tra tính đúng đắn của các đường dẫn logic, hoặc sử dụng mô phỏng để thực hiện các bài kiểm tra lại trên mạng cổng logic.
Mục tiêu: Đảm bảo không có lỗi trong quá trình tổng hợp và các mạch logic hoạt động đúng với các yêu cầu ban đầu.
Physical Design
Thiết kế vật lý là quá trình chuyển đổi netlist từ thiết kế logic thành layout vật lý trên wafer silicon, bao gồm các bước chính trong quy trình này.
Floorplanning: Xác định vị trí các khối logic trên chip.
Placement: Đặt các cổng logic và flip-flops vào vị trí.
Clock Tree Synthesis (CTS): Thiết kế hệ thống phân phối xung clock đồng bộ đến các phần khác nhau của chip.
Routing: Kết nối các cổng logic và các thành phần khác qua các đường truyền tín hiệu.
Power Planning: Thiết kế hệ thống cung cấp điện và đảm bảo sự ổn định điện áp.
Mục tiêu thiết kế là tối ưu hóa diện tích và hiệu suất, đồng thời giảm thiểu điện năng tiêu thụ Điều này cũng đảm bảo rằng các tín hiệu không bị cản trở, ảnh hưởng đến hiệu suất tổng thể của hệ thống.
Physical Verification & Signoff
Chi tiết: Kiểm tra và xác nhận rằng thiết kế vật lý đáp ứng được các yêu cầu về công nghệ sản xuất của foundry:
Kiểm tra quy tắc thiết kế (DRC) là quá trình xác minh rằng thiết kế tuân thủ các quy định công nghệ sản xuất, bao gồm kích thước tối thiểu của các lớp kim loại và khoảng cách giữa các đối tượng.
Layout vs Schematic (LVS): Đảm bảo rằng thiết kế vật lý tương ứng với sơ đồ logic đã được tổng hợp.
Electrical Rule Check (ERC): Kiểm tra các quy tắc về nguồn điện, độ ổn định và các yêu cầu điện khác.
Mục tiêu: Đảm bảo thiết kế sẵn sàng để sản xuất mà không có lỗi.
Fabrication
● Chi tiết: Chip được gửi đến nhà máy sản xuất bán dẫn (foundry) như TSMC,
GlobalFoundries và Intel là hai công ty chủ chốt trong quy trình chế tạo chip Quy trình này bao gồm hàng trăm bước phức tạp, từ quang khắc (lithography) và cấy ion (ion implantation) cho đến các bước xử lý nhiệt, nhằm tạo ra các lớp (layer) trên wafer silicon.
● Mục tiêu: Sản xuất chip theo thiết kế đã được phê duyệt và tối ưu hóa.
Packaging & Testing
Chi tiết: Sau khi chế tạo, chip được cắt ra từ wafer và gắn vào các gói bảo vệ
(packages), sau đó được kiểm tra chức năng ở cả mức độ wafer và chip:
Wafer-Level Testing: Kiểm tra các chip trên tấm wafer trước khi cắt và đóng gói.
Kiểm tra chip cấp độ là quá trình đánh giá chức năng của chip sau khi đã được đóng gói, bao gồm việc kiểm tra điện áp, hiệu suất, công suất tiêu thụ và các thông số khác Mục tiêu của kiểm tra này là đảm bảo rằng chip đáp ứng đầy đủ các yêu cầu kỹ thuật ban đầu.
Mục tiêu: Loại bỏ các chip lỗi và xác nhận các chip đạt tiêu chuẩn sẵn sàng sử dụng.
Chip
Giai đoạn cuối cùng trong quy trình sản xuất chip là khi sản phẩm được tung ra thị trường hoặc được tích hợp vào các thiết bị lớn hơn như máy tính, điện thoại di động và các thiết bị điện tử khác.
● Mục tiêu: Đảm bảo chip hoàn thiện, đạt yêu cầu chất lượng, và sẵn sàng hoạt động trong môi trường ứng dụng thực tế.