Báo cáo giữa kỳ môn học vlsi design

Hình 1.2 NMOS và PMOS1.2 Cấu trúc của MOSFET kênh n Một cấu trúc Metal-Oxide-Semiconductor MOS được tạo ra bằng cách chồnglên nhau một số lớp vật liệu dẫn và cách điện để tạo thành một c

TRƯỜNG ĐẠI HỌC CÔNG NGHỆ THÔNG TIN VÀ

TRUYỀN THÔNG VIỆT – HÀN

KHOA KỸ THUẬT MÁY TÍNH VÀ ĐIỆN TỬ

BÁO CÁO GIỮA KỲ

Sinh viên thực hiện: Lưu Quang Vũ – 21CE130

Lê Trọng Quyền – 21CE112Trần Văn Quốc Đạt – 21CE077

Giảng viên hướng dẫn: ThS Hồ Anh Trang

Đà Nẵng, tháng 10, năm 2024

TRƯỜNG ĐẠI HỌC CÔNG NGHỆ THÔNG TIN VÀ

TRUYỀN THÔNG VIỆT – HÀN

KHOA KỸ THUẬT MÁY TÍNH VÀ ĐIỆN TỬ

BÁO CÁO GIỮA KỲ

Sinh viên thực hiện: Lưu Quang Vũ – 21CE130

Lê Trọng Quyền - 21CE112Trần Văn Quốc Đạt – 21CE077

Giảng viên hướng dẫn: GV Hồ Anh Trang

Đà Nẵng, tháng 10, năm 2024

MỤC LỤC

Chương 1: MOS TRANSISTOR 6

1.1 Basic of MOS Transistor 6

1.2 Structure of n channel MOSFET 7

1.3 I-V Characteristic: 9

Chương 2: CMOS PROCESSING TECHNOLOGY 11

2.1 Giới thiệu về công nghệ CMOS 11

2.2 Đặc điểm của công nghệ CMOS: 11

2.3 Ứng dụng của CMOS 11

2.4 Quy trình chế tạo 12

2.4.1 Grow Field Oxide 12

2.4.2 Etch Oxide for pMOSFET 12

2.4.3 Diffuse n-Well 12

2.4.4 Etch Oxide for nMOSFET 13

2.4.5 Grow Gate Oxide 13

2.4.6 Deposit Polysilicon 13

2.4.7 Etch Polysilicon and Oxide 14

2.4.8 Implant Sources and Drains 14

2.4.9 Grow Nitride 14

2.4.10 Etch Nitride 14

2.4.11 Deposit Metal 15

2.4.12 Etch Metal 15

Chương 3: DELAY 16

3.1 Definition 16

3.2 Transient response 18

3.3 RC delay model 21

3.4 Linear delay model 22

3.4.1 Logical Effort (Nỗ lực logic): 23

3.4.2 Parasitic Delay (Độ trễ ký sinh): 23

Chương 4: VLSI FLOW 25

4.1 Specifications 25

4.2 Architectural Design 25

4.3 RTL Coding & Functional Verification 25

4.4 Logic Synthesis 26

4.5 Logic Verification & Testing 26

4.6 Physical Design 27

4.7 Physical Verification & Signoff 27

4.8 Fabrication 27

4.9 Packaging & Testing 28

4.10 Chip 28

TÀI LIỆU THAM KHẢO 29

DANH MỤC HÌNH ẢNH

Hình 1.1 Chất bán dẫn pha tạp 6

Hình 1.2 NMOS và PMOS 7

Hình 1.3 Cấu trúc của NMOS 8

Hình 1.4 Trạng thái cut-off của nMOS 9

Hình 1.5 Trạng thái linear của nMOS 9

Hình 1.6 Trạng thái saturation của nMOS 10

Hình 1.7 Đặc tính I-V của nMOS và pMOS 10

Hình 3.1 độ trễ lan truyền và thời gian tăng/giảm 16

Hình 3.2 Ví dụ vê thời gian đến 17

Hình 3.3 Mạch tương đương cho Transistor 21

Chương 1: MOS TRANSISTOR

1.1 Giới thiệu MOS Transistor

MOS Transistor (viết tắt của Metal-Oxide-Semiconductor Field-Effect

Transistor hay MOSFET) là một linh kiện quan trọng trong điện tử hiện đại, đặc biệttrong các mạch số và tương tự Nó hoạt động như một công tắc hoặc bộ khuếch đạitrong các thiết bị như vi xử lý, bộ nhớ, và các hệ thống điều khiển năng lượngTransistor dùng chất bán dẫn pha tạp (nhóm 5 → chất bán dẫn loại n (photpho),nhóm 3 (boron) → chất bán dẫn loại p)

Hình 1.1 Chất bán dẫn pha tạp

Một số loại MOS Transistor:

 MOSFET kênh n (NMOS): Sử dụng electron làm hạt mang điện NMOS nhanhhơn do electron có độ linh động cao

 MOSFET kênh p (PMOS): Sử dụng lỗ trống làm hạt mang điện PMOS chậmhơn nhưng thường được kết hợp với NMOS trong công nghệ CMOS

Hình 1.2 NMOS và PMOS

1.2 Cấu trúc của MOSFET kênh n

Một cấu trúc Metal-Oxide-Semiconductor (MOS) được tạo ra bằng cách chồnglên nhau một số lớp vật liệu dẫn và cách điện để tạo thành một cấu trúc giống nhưsandwich Những cấu trúc này được sản xuất bằng cách sử dụng một loạt các bước xử

lý hóa học liên quan đến quá trình ôxi hóa của silic

MOS transistor gồm 4 vùng chính

 Giữa Gate và chất bán dẫn có một lớp cách điện mỏng (thường là silicondioxide), và Gate thường được làm bằng kim loại hoặc polysilicon

 Gate (G - cổng): Gate được làm từ một lớp kim loại (hoặc polysilicon), đóng

vai trò như "công tắc" điều khiển dòng điện giữa source và drain Điện áp tácdụng lên cổng sẽ tạo ra một kênh dẫn bên dưới lớp oxide

 Source (Nguồn - S): Đây là nơi mà các electron sẽ đi vào kênh dẫn Trong

MOSFET kênh n, source thường là một vùng loại n+, nghĩa là nó được pha tạpnặng với các hạt mang điện âm (electron)

2

Drain (Máng - D): Đây là nơi mà các electron rời khỏi kênh dẫn Giống như

source, drain cũng là vùng loại n+ được pha tạp nặng để tăng khả năng dẫnđiện

 Substrate (Chất nền): Cả source và drain đều nằm trên một chất nền bán dẫn

loại p (silicon loại P) Các hạt mang điện chủ yếu trong chất nền là lỗ trống(holes) Khi không có điện áp tác động lên cổng, không có dòng điện chạy quagiữa source và drain

Ngoài ra còn có các thành phần khác như

 Channel (Kênh dẫn): Kênh dẫn được hình thành bên dưới lớp oxide SiO2 khi

có điện áp dương tác động lên cổng Điện áp này hút các electron từ chất nềnloại P, tạo ra một vùng dẫn điện (kênh n) giữa source và drain, cho phép dòngđiện chạy qua

 Oxide SiO2 (lớp oxide): Giữa G và Substrate là một lớp mỏng cách điện bằng silicon dioxide (SiO2) Lớp này ngăn không cho dòng điện chạy trực tiếp từ

cổng xuống chất nền, nhưng lại cho phép điện áp tác động lên vùng bán dẫn bêndưới

Hình 1.3 Cấu trúc của NMOS

1.3 Đặc tuyến I-V:

Vùng ngắt (Cut-off): Khi V < V (điện áp gate nhỏ hơn điện áp ngưỡng),GS thMOSFET không dẫn dòng, gần bằng 0 Lúc này, MOSFET được xem như một côngID

tắc OFF

Hình 1.4 Trạng thái cut-off của nMOS

Vùng tuyến tính (Linear Region): Đây là vùng mà MOSFET hoạt động như

một điện trở có điều khiển Dòng điện qua drain (I ) tỷ lệ thuận với điện áp drain-Dsource (V ) và được điều khiển bởi điện áp gate-source (VDS GS).

Vùng bão hòa (Saturation Region): Khi điện áp drain-source vượt quá một giá

trị nhất định, MOSFET chuyển sang vùng bão hòa Trong vùng này, dòng điện quaMOSFET hầu như không thay đổi khi tăng điện áp drain-source nữa, mà chỉ phụ thuộcvào điện áp gate-source

ID = k

2 ¿ ¿)

Hình 1.6 Trạng thái saturation của nMOS

Hình 1.7 Đặc tính I-V của nMOS và pMOS

Chương 2: CMOS PROCESSING TECHNOLOGY

2.1 Giới thiệu về công nghệ CMOS

CMOS (Complementary Metal-Oxide-Semiconductor) là một công nghệ sản xuấtmạch tích hợp (IC) được sử dụng rộng rãi trong các chip điện tử, đặc biệt là các bộ vi

xử lý, bộ nhớ và mạch tích hợp logic CMOS được đánh giá cao vì hiệu quả nănglượng, tốc độ cao và khả năng tích hợp mật độ lớn các transistor trên một diện tíchnhỏ

2.2 Đặc điểm của công nghệ CMOS:

a Sử dụng cả transistor NMOS và PMOS: CMOS kết hợp cả hai loại transistor

MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) là NMOS(Negative Metal-Oxide-Semiconductor) và PMOS (Positive Metal-Oxide-Semiconductor) NMOS hoạt động khi có điện áp dương và PMOS hoạt độngkhi có điện áp âm Nhờ sự kết hợp này, mạch CMOS tiêu thụ rất ít năng lượngkhi ở trạng thái ổn định, vì chỉ một loại transistor dẫn điện trong một thời điểm

b Tiêu thụ năng lượng thấp: Ưu điểm lớn nhất của CMOS là mức tiêu thụ năng

lượng cực kỳ thấp khi không có sự chuyển đổi trạng thái (giữa 0 và 1) Điệnnăng chỉ tiêu thụ đáng kể khi các transistor chuyển đổi, tức là khi có dòng điệnchảy qua

c Khả năng tích hợp cao: CMOS cho phép sản xuất các mạch có mật độ

transistor rất lớn, nhờ đó có thể tích hợp nhiều tính năng và cải thiện hiệu suấtcủa chip mà không làm tăng kích thước

d Hiệu suất cao: Mạch CMOS có thể hoạt động ở tốc độ rất cao, đặc biệt quan

trọng trong các ứng dụng yêu cầu hiệu suất lớn như vi xử lý và mạch logic

● Mạch logic: CMOS là nền tảng của các mạch logic kỹ thuật số (Digital Logic

Circuits) trong các hệ thống điện tử hiện đại

● Cảm biến hình ảnh: Công nghệ CMOS được sử dụng trong các cảm biến hình

ảnh trong camera, máy ảnh số, và điện thoại thông minh

2.4 Quy trình chế tạo

2.4.1 Grow Field Oxide

Mục tiêu: Hình thành lớp field oxide trên bề mặt của đế P-type substrate để cách ly các thiết bị và

ngăn dòng rò giữa các transistor liền

kề Lớp này thường được gọi là

LOCOS (Local Oxidation of

Silicon)

Chi tiết: Silicon dioxide (SiO ) được phát triển trên bề mặt wafer để bảo vệ và định₂nghĩa các vùng hoạt động cho MOSFET

2.4.2 Etch Oxide for pMOSFET

Mục tiêu: Loại bỏ lớp field oxide ở các vùng dành cho pMOS để chuẩn bị cho việc

tạo các vùng n-well

Chi tiết: Vùng này được khắc

để chuẩn bị cho việc tạo well, nơi mà pMOS sẽ được hình thành

n-2.4.3 Diffuse n-Well

Mục tiêu: Hình thành vùng well bằng cách khuếch tán chất

n-pha tạp loại (như phosphorN

hoặc arsenic) vào vùng dànhcho pMOS

Chi tiết: Khuếch tán chất pha tạp vào silicon để tạo ra vùng n-well, nơi mà pMOS sẽ được xây dựng.

2.4.4 Etch Oxide for nMOSFET

Mục tiêu: Loại bỏ lớp oxide

tại các vùng nơi nMOS sẽ được hình thành Điều này chuẩn bị cho quá trình tạo cổng

và các vùng source và drain

Chi tiết: Phần oxide bảo vệ sẽ được khắc để tiếp tục quá trình tạo nMOS.

2.4.5 Grow Gate Oxide

Mục tiêu: Tạo ra một lớp gate oxide mỏng, là lớp cách điện

giữa cực gate và kênh dẫn bêndưới, cần thiết để điều khiểndòng chảy của dòng điện trongtransistor

Chi tiết: Oxide cổng SiO mỏng (thường vài nanomet) được phát triển trên bề₂mặt P-type substrate và n-well

8

2.4.6 Deposit Polysilicon

Mục tiêu: Tạo lớp polysilicon

lên trên lớp oxide cổng để hìnhthành cổng gate Polysiliconđược sử dụng vì khả năng dẫnđiện tốt sau khi pha tạp và dễkhắc để tạo ra hình dạng mongmuốn

Chi tiết: Một lớp polysilicon được lắng đọng lên trên toàn bộ bề mặt wafer.

2.4.7 Etch Polysilicon and Oxide

Mục tiêu: Loại bỏ polysilicon và

oxide ở những vùng không cần thiết,giữ lại lớp polysilicon ở các vùng

gate của cả nMOS và pMOS

Chi tiết: Lớp polysilicon trên vùng

không phải là gate sẽ bị khắc, tạo ra cáccực cổng cho nMOS và pMOS

2.4.8 Implant Sources and Drains

Mục tiêu: vùng source và drain

của nMOS sẽ được cấy N+, còncủa pMOS sẽ được cấy P+

Chi tiết: Các vùng n+ (cho nMOS) và p+ (cho pMOS) được tạo ra bằng cách

cấy các ion phospho hoặc boron vào các vùng tương ứng

2.4.9 Grow Nitride

Mục tiêu: Tạo lớp silicon nitride để bảo vệ các lớp trước đó và chuẩn bị chobước tiếp theo là khắc nitride

Chi tiết: Lớp nitride được phát triển để bảo vệ cấu trúc và chống ăn mòn trong

các bước khắc tiếp theo

2.4.10 Etch Nitride

Mục tiêu: Khắc lớp nitride để

lộ các vùng cần thiết, chuẩn bịcho các bước liên kết kimloại

Chi tiết: Các vùng cần kết nối

được lộ ra bằng cách loại bỏ lớp nitride

2.4.11 Deposit Metal

Mục tiêu: Lắng đọng một lớp

kim loại (thường là nhômhoặc đồng) để tạo ra các kếtnối điện giữa các vùng

source drain, , và gate củatransistor

Chi tiết: Kim loại được lắng đọng lên toàn bộ bề mặt wafer, phủ kín cả các vùng kết

nối và vùng không kết nối

2.4.12 Etch Metal

Mục tiêu: Loại bỏ kim loại

thừa, chỉ giữ lại các phần cầnthiết để tạo các kết nối điệngiữa các vùng source drain, ,

và gate của nMOS và pMOS

10

Chi tiết: Kim loại sẽ được khắc để tạo ra các đường dây dẫn kết nối các thành

phần của inverter CMOS Đảm bảo rằng các kết nối giữa các transistor và cáclinh kiện khác là chính xác và hiệu quả

Chương 3: DELAY

3.1 Definition

Hình 3.1 độ trễ lan truyền và thời gian tăng/giảm

- Thời gian trễ truyền dẫn (Propagation delay time), tpd: Là thời gian tối đa từ

khi đầu vào thay đổi đến khi đầu ra thay đổi (tại điểm 50% của tín hiệu)

- Thời gian trễ nhiễu (Contamination delay time), tcd: Là thời gian tối thiểu từ

khi đầu vào thay đổi đến khi đầu ra thay đổi (tại điểm 50% của tín hiệu)

- Thời gian tăng (Rise time), tr: Là thời gian để một tín hiệu tăng từ 20% đến

Arrival Time:

Trong đó:

- ai là thời gian xuất hiện tại nút i

- tpdi là thời gian trễ truyền dẫn của cổng logic

- : max j fanin(i) {aj}:là thời gian xuất hiện lớn nhất trong các∈

nút đầu vào của cổng logic

Định nghĩa độ trễ (slack):

- Slack là sự chênh lệch giữa thời gian yêu cầu (thời gian mà tín hiệu phải đến)

và thời gian đến (thời gian mà tín hiệu thực sự đến)

- Slack dương có nghĩa là tín hiệu đến đúng giờ hoặc sớm hơn, do đó mạch đáp

ứng được yêu cầu về thời gian

- Slack âm có nghĩa là tín hiệu đến muộn, tức là mạch không đáp ứng được yêu

cầu về thời gian, cho thấy có vấn đề về hiệu suất

Hình 3.2 Ví dụ vê thời gian đến

- Các nút đầu vào I0, I1, I2 có thời gian xuất hiện lần lượt là 20 ps, 30 ps và 50ps.

- Cổng đầu tiên: Nút a7 là đầu ra của một cổng logic có đầu vào từ a0, a1 Thời

gian xuất hiện tại a7 là 60 ps, vì thời gian trễ của cổng là 30 ps, và thời gianxuất hiện lớn nhất trong các đầu vào là 30 ps (ở a1):

- Cổng thứ hai: Nút a8 có đầu vào từ a7, với thời gian trễ của cổng là 20 ps.

Thời gian xuất hiện tại a8 là 80 ps:

- Cổng thứ ba: Nút a9 có đầu vào từ a8 và a2, với thời gian trễ là 30 ps Thời

gian xuất hiện tại a9 là 110 ps:

- Tương tự cho các nút khác trong mạch, thời gian xuất hiện tại a12 là 140 ps

- Slack là sự chênh lệch giữa thời gian yêu cầu và thời gian xuất hiện thực tế tại

đầu ra Trong ví dụ này, thời gian yêu cầu tại tất cả các đầu ra O9 và O12 là 200ps

- Tại đầu ra O9, thời gian xuất hiện là 110 ps, do đó slack là:

3.2 Transient response

- Phản hồi quá độ của mạch là cách cơ bản nhất để tính toán độ trễ thông qua môhình vật lý của mạch Khi một tín hiệu đầu vào thay đổi, việc tính toán độ trễyêu cầu giải phương trình vi phân mô tả điện áp đầu ra theo thời gian Độ trễ làkhoảng thời gian mà điện áp đầu ra đạt đến VDD/2 (mức điện áp trung bình củanguồn cung cấp)

14

- Phương trình vi phân này dựa trên quá trình nạp và xả điện của các tụ điệntrong mạch, bởi vì tụ điện không thể thay đổi điện áp ngay lập tức Ví dụ, khimột dòng điện nạp vào tụ điện , điện áp trên tụ thay đổi theo phương trình: I C

Trong các mạch tích hợp, tụ điện chủ yếu bao gồm:

- Tụ cổng (gate capacitance) của tải Cgs.

- Tụ khuếch tán (diffusion capacitance) của các transistor điều khiển.

- Các dây nối giữa các transistor cũng đóng góp vào tổng điện dung của mạch.Điện dung này ảnh hưởng đến thời gian chuyển đổi của mạch vì dòng điện quacác transistor phải nạp hoặc xả điện dung này

Đây là mạch inverter tiêu chuẩn gồm các transistor P1 (PMOS) và N1 (NMOS) tại X1 điều khiển đầu ra B, nối với một inverter thứ hai (X2) với P2 và N2

A là tín hiệu đầu vào, và B là tín hiệu đầu ra của inverter thứ nhất, truyền đến inverter thứ hai qua một đoạn dây (wire).

Hình này hiển thị tất cả các tụ điện trong mạch Các điện dung gồm:

- Cdbp1: Tụ điện khuếch tán giữa cực drain của P1 và cực body (thân)

- Cdbn1: Tụ điện khuếch tán giữa cực drain của N1 và cực body

- Csbp1 và Csbn1: Tụ điện giữa cực source và thân của các transistor P1 và N1

- Cgsn2 và Cgsp2: Tụ cổng của transistor N2 và P2 trong inverter thứ hai X2

- Cwire: Điện dung của dây nối giữa hai cổng inverter X1 và X2.

Những điện dung này đóng góp vào điện dung tổng của mạch và làm ảnh hưởng đếnthời gian trễ

Hình này đơn giản hóa mạch, gộp tất cả các điện dung lại thành một điện dung tổnghợp Cout

Cout được tính bằng tổng của các điện dung ở hình (b):

○ Cgd: Tụ điện giữa gate và drain của transistor.

○ Cgs: Tụ điện giữa gate và source.

○ Cdb: Tụ điện giữa drain và body.

16

○ Csb: Tụ điện giữa source và body.

- Những tụ này góp phần vào độ trễ của mạch vì chúng không thể thay đổi điện

áp một cách tức thì

3.3 RC delay model

1 Mô hình trễ RC và mạch RC tương đương

a Mô hình trễ RC:

Mô phỏng transistor bằng ba tụ điện, một điện trở, và một công tắc Cả

PMOS và NMOS đều có thể được biểu diễn bằng mô hình này Source, Drain

và Gate của transistor được kết nối với các tụ điện, trong khi điện trở và công

tắc được mắc nối tiếp

b Mạch RC tương đương

Hình 3.3 Mạch tương đương cho Transistor

Một transistor nMOS đơn vị có điện trở hiệu dụng là Kích thước củaR

transistor đơn vị thường đề cập đến transistor có chiều dài tối thiểu và chiềurộng khuếch tán tiếp xúc tối thiểu (thường là 4/2λ)

Một transistor pMOS đơn vị có điện trở lớn hơn, thường nằm trongkhoảng từ 2R đến 3R, vì pMOS có độ linh động thấp hơn so với nMOS Đểđơn giản hóa tính toán, giá trị thường sử dụng là 2R

Nếu transistor nMOS có chiều rộng k lần so với transistor đơn vị, nó cóđiện trở bằng R/k vì nó cung cấp dòng điện lớn hơn k lần Và đối với pMOS có

điện trở bằng 2R/k