Các module trong verilog

[...]... or w1 or s) begin case (s) 2'b00: y=w0; 2'b01: y=w1; 2'b10: y=w2; default: y = w3; endcase end endmodule 6 Tổ chức chương trình  Chương trình trong ngôn ngữ Verilog là tập hợp những module  Top _module: là module cao nhất, không có tham số đầu vào  Leaf_sell: là module thấp nhất, không gọi đến những module khác 6 Tổ chức chương trình 7 Phương pháp thiết kế  Có hai phương pháp thiết kế:  Top down:... $display("Error in SEL"); endcase endmodule 4 Module, Port Lệnh for For (biến đếm= giá trị; biến đếm = giá trị; biến đếm = biến đếm +/- giá trị) begin … các lệnh… end 4 Module, Port Ví dụ: for integer j; For (j = 0; j . Giới thiệu Verilog 2. Ví dụ mở đầu 3. Khái niệm cơ bản 4. Module, Port 5. Ví dụ ứng dụng 6. Tổ chức chương trình 7. Phương pháp thiết kế 4. Module, Port  Cấu trúc module 1 )module <ten _module& gt;(<danh. (a|b)); 6) endmodule 4. Module, Port 1) module full_adder( a, b, cin, s, cout ); • Bắt đầu bằng từ khóa module • Tên module: full_adder • Danh sách cổng: ( a, b, cin, s, cout ) là tất cả các cổng. ra> • Inout [ msb:lsb ] <danh sách vào_ra> module T_FF(clk, rs, q); input clk, rs; output q; endmodule 4. Module, Port  Quy tắc nối cổng ngoài với cổng trong • input phải kiểu reg, có thể nối