Nghiên Cứu Thuật Toán Điều Khiển Thích Nghi Luồng Tham Chiếu Để Nâng Cao Tốc Độ Cho Các Hệ Xử Lý Song Song Chuyên Dụng.pdf

Untitled Số hóa bởi Trung tâm Học liệu http //www lrc tnu edu vn/ BỘ GIÁO DỤC VÀ ĐÀO TẠO ĐẠI HỌC THÁI NGUYÊN CHU ĐỨC TOÀN NGHIÊN CỨU THUẬT TOÁN ĐIỀU KHIỂN THÍCH NGHI LUỒNG THAM CHIẾU ĐỂ NÂNG CAO TỐC Đ[.]

BỘ GIÁO DỤC VÀ ĐÀO TẠO ĐẠI HỌC THÁI NGUYÊN CHU ĐỨC TỒN NGHIÊN CỨU THUẬT TỐN ĐIỀU KHIỂN THÍCH NGHI LUỒNG THAM CHIẾU ĐỂ NÂNG CAO TỐC ĐỘ CHO CÁC HỆ XỬ LÝ SONG SONG CHUYÊN DỤNG LUẬN ÁN TIẾN SĨ KỸ THUẬT THÁI NGUYÊN - 2014 Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ BỘ GIÁO DỤC VÀ ĐÀO TẠO ĐẠI HỌC THÁI NGUYÊN CHU ĐỨC TOÀN NGHIÊN CỨU THUẬT TỐN ĐIỀU KHIỂN THÍCH NGHI LUỒNG THAM CHIẾU ĐỂ NÂNG CAO TỐC ĐỘ CHO CÁC HỆ XỬ LÝ SONG SONG CHUYÊN DỤNG Chuyên ngành: Kỹ thuật Điều khiển Tự động hóa Mã số: 62.52.02.16 LUẬN ÁN TIẾN SĨ KỸ THUẬT Cán hướng dẫn khoa học PGS TS Đỗ Xuân Tiến Cán hướng dẫn khoa học PGS.TS Nguyễn Hữu Công THÁI NGUYÊN - 2014 Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ i LỜI CAM ĐOAN Tơi xin cam đoan cơng trình nghiên cứu riêng Các số liệu, kết nêu luận án hoàn toàn trung thực chưa cơng bố cơng trình khác Ngày 05 tháng 02 năm 2014 Tác giả luận án Chu Đức Tồn Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ ii LỜI CẢM ƠN Trong trình làm luận án, tơi nhận nhiều ý kiến đóng góp từ thầy, giáo, anh chị bạn đồng nghiệp Tôi xin bày tỏ lòng biết ơn sâu sắc đến tập thể hướng dẫn PGS.TS Đỗ Xuân Tiến – Học viện KTQS, PGS.TS Nguyễn Hữu Công – Đại học Thái Nguyên tận tình hướng dẫn tơi suốt q trình làm luận án Tôi xin cảm ơn đến ban chủ nhiệm hội đồng khoa học mơn: Tự động hóa XNCN - Khoa Điện Trường Đại học Kỹ thuật Công nghiệp, Đại học Thái Nguyên; môn Kỹ thuật Vi xử lý – Học viện Kỹ thuật Quân Tôi xin chân thành cảm ơn lãnh đạo chuyên viên Phịng thí nghiệm Kỹ thuật Vi xử lý – Học viện Kỹ thuật Quân sự, tạo điều kiện trang thiết bị thực nghiệm để tơi hồn thành phần thực nghiệm mô luận án Tôi xin chân thành cảm ơn Khoa Sau đại học - Trường Đại học Kỹ thuật Công nghiệp, Đại học Thái Nguyên, xin chân thành cảm ơn Ban giám hiệu Trường Đại học Kỹ thuật Công nghiệp tạo điều kiện thuận lợi mặt để hồn thành khóa học Nghiên cứu sinh Tác giả luận án Chu Đức Tồn Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ iii MỤC LỤC Trang Lời cam đoan……………………………………………………… i Lời cảm ơn………………………………………………………… ii Mục lục………………………………………………………………… iii Danh mục ký hiệu chữ viết tắt……………………………… vi Danh mục bảng……………………………………………………… viii Danh mục hình vẽ đồ thị……………………………………… ix MỞ ĐẦU……………………………………………………………… Chương KIẾN TRÚC HỆ XỬ LÝ SONG SONG ĐA CPU 1.1 Tài nguyên hệ thống……………………………………… 1.1.1 Tài nguyên phần cứng………………………………………… 1.1.2 Tài nguyên phần mềm………………………………………… 1.2 Định nghĩa hệ xử lý song song ………………………… 1.3 Phân loại hệ xử lý song song……………………………………… 1.3.1 Sơ đồ phân loại Flynn…………………………………… 1.3.2 Sơ đồ phân loại Handler………………………………… 1.4 Kiến trúc chung hệ xử lý song song đa CPU……………………… 10 1.4.1 Mô hình………………………………………………………… 11 1.4.2 Những vấn đề liên quan đến hiệu năng………………………… 12 1.5 Kiến trúc chung hệ xử lý song song đa CPU chuyên dụng…… 19 1.5.1 Các đặc trưng hệ xử lý song song chuyên dụng………… 19 1.5.2 Kiến trúc hệ xử lý song song chuyên dụng………………… 21 1.6 Luận giải, định hướng nghiên cứu đề tài……………………… 25 1.7 Kết luận chương 1………………………………………… 30 Chương XÂY DỰNG MƠ HÌNH TỐN HỌC THAM CHIẾU BỘ NHỚ DÙNG CHUNG TRONG HỆ XỬ LÝ SONG SONG ĐA 31 CPU CHUYÊN DỤNG 2.1 Cơ sở lý thuyết 31 Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ iv 2.2 Xây dựng mơ hình tốn học tham chiếu nhớ dùng chung hệ xử lý song song đa CPU chun dụng……………………………… 2.2.1 Mơ hình truyền thống tham chiếu nhớ dùng chung hệ xử lý song song đa CPU………… 2.2.2 Mơ hình cải tiến tham chiếu nhớ dùng chung hệ xử lý song song đa CPU………… 2.2.2.1 Xác định đại lượng P – Xác suất ghi tham chiếu lối vào rỗi………… 2.2.2.2 Xác định đại lượng Ep – Hiệu hàng đợi mô đun nhớ đầy ………… 2.2.2.3 Xác định El - Hiệu ghi tham chiếu lối vào băng nhớ rỗi…………………………………………………………………… 2.3 Kết luận chương 2………………………………………………… Chương XÂY DỰNG MƠ HÌNH ĐIỀU KHIỂN THÍCH NGHI CHO HỆ XỬ LÝ SONG SONG ĐA CPU CHUYÊN DỤNG……… 35 35 36 37 44 47 51 53 3.1 Xây dựng phần mềm khảo sát 53 3.1.1 Xây dựng mơ đun phần mềm khảo sát 53 3.1.2 Xây dựng mơ đun phần mềm tính tốn hiệu hệ xử lý song 55 song đa CPU quan hệ với chu kỳ nhớ dùng chung Tc 3.1.3 Xây dựng mô đun phần mềm tính tốn hiệu hệ xử lý song 57 song đa CPU quan hệ với số lượng luồng tham chiếu n 3.1.4 Xây dựng mơ đun phần mềm tính tốn hiệu hệ xử lý song song đa CPU quan hệ với chu kỳ nhớ Tc khảo sát giá trị 59 ρ=0,5.……………………………………………… 3.2 Khảo sát, đánh giá hiệu mơ hình điều khiển ………………… 61 3.3 Xây dựng mơ hình điều khiển thích nghi………………………… 65 3.4 Công nghệ FPGA…………………………………………………… 69 3.4.1 Tái kiến trúc phần cứng chương trình……………………… 69 3.4.2 Thiết kế hệ thống FPGA………………………………… 75 Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ v 3.5 Sơ đồ nguyên lý điều khiển thích nghi theo tham số m…………… 83 3.6 Kết luận chương 3………………………………………… 85 KẾT LUẬN CHUNG VÀ KIẾN NGHỊ 86 DANH MỤC CÁC CƠNG TRÌNH CỦA TÁC GIẢ 87 TÀI LIỆU THAM KHẢO 88 Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ vi DANH MỤC CÁC KÝ HIỆU Ký hiệu Ý nghĩa  Là tốc độ tới hệ thống  Là tốc độ phục vụ hệ thống Ta Thời gian truy nhập nhớ  Thời gian trễ mạch chốt E Hiệu nhớ song song dùng chung EP Hiệu tham chiếu ghi tham chiếu lối vào bận El Hiệu ghi tham chiếu lối vào rỗi Tl Chu kỳ băng logic Tp Chu kỳ hiệu nhớ Td Độ trễ nhỏ để truyền tham chiếu từ hàng chờ vào môđun nhớ Tc Chu kỳ vật lý môđun nhớ P Xác suất ghi lối vào rỗi k Số môđun nhớ băng logic l Số lượng băng logic hệ thống m Kích thước hàng chờ môđun nhớ Tốc độ khởi tạo tham chiếu trung bình CPU (Xác suất q luồng tham chiếu trạng thái tự khởi tạo tham chiếu)     Xác suất mà luồng tham chiếu trạng thái tự Xác suất luồng tham chiếu thực tham chiếu thành công Xác suất luồng tham chiếu thực tham chiếu không thành công Xác suất để tham chiếu thành cơng Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ vii DANH MỤC CÁC TỪ VIẾT TẮT ALU Arithmetic Logic Unit đơn vị logic số học CISC Bộ VXL với tập lệnh đầy đủ CU Control Unit – đơn vị điều khiển; DS Data stream – luồng liệu EX Execution - Thực lệnh FIFO First In First Out - Vào trước trước FPGA Field Programmable Gate Array mảng cổng logic lập trình ID Instruction decoder – giải mã lệnh IF Instruction fetch – nạp lệnh IS Instruction stream – luồng lệnh MIMD Multiple Instruction Multiple Data - Đa dòng lệnh đa dịng liệu MM Memory Module – Mơ đun nhớ; OF Operate Fetch – nạp toán hạng PE Processing Element – Phần tử xử lý PU Processing Unit – Đơn vị xử lý RISC Bộ vi xử lý với tập lệnh rút gọn TGBL Thanh ghi băng logic KGNDC Khơng gian nhớ dùng chung Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ viii DANH MỤC CÁC BẢNG Danh mục Nội dung Trang Bảng 1.1: Phân loại kiến trúc Flynn Bảng 1.2: Sơ đồ phân loại Erlanger 10 Bảng 1.3: Bảng 1.4: Bảng 3.1: Bảng 3.2: So sánh số tính hệ xử lý song song đa dụng chuyên dụng Thống kê khả xuất loại lệnh Xác suất yêu cầu đến hàng đợi chưa đầy theo m ρ với qui tắc hàng đợi M/D/1/m Bảng điều khiển Số hóa Trung tâm Học liệu 21 24 63 84 http://www.lrc-tnu.edu.vn/ 79 Định tuyến FPGA (rounting) Rounting công việc cuối trình thiết kế, sau ta đặt bố trí xong phần tử logic khối di động việc kết nối cách định tuyến cho chíp Việc định tuyến gồm bước: định tuyến tổng thể định tuyến chi tiết Định tuyến tổng thể thực trước, sau định tuyến chi tiết thực theo định hướng chung định tuyến tổng thể đưa Định tuyến tổng thể lên kế hoạch dây cách tìm kênh sử dụng cho mục đích gì, cho phận Có nhiều kiểu định tuyến tổng thể loại FPGA, nhiên thuật toán toán tìm đường ngắn tương tự Có hai phương pháp cho định tuyến tổng thể là: đường thời điểm, tất đường lần Cùng với có mặt giản đồ thời gian định tuyến đối tượng, vấn đề định tuyến trở nên khó yêu cầu có hiểu biết khác việc tìm đường ngắn tìm đường với độ trễ nhỏ Các kiểu định tuyến chi tiết khác gồm có định tuyến kênh định tuyến dựa vùng ma trận Định tuyến chi tiết với lớp kim loại vấn đề đề cập đến nhiều Các vấn đề định tuyến là: - Định tuyến phân thành định tuyến tổng thể chi tiết - Các thuật toán định tuyến phải phù hợp với thuật toán placement - Định tuyến khơng thể hồn thành khơng dây - Các đường nguồn xung nhịp điều khiển trường hợp đặc biệt - Độ rộng đường nguồn xung nhịp đồng thiết lập tay Tải nạp chương trình Đây khâu tạo sản phẩm thiết kế Tải chương trình nhìn chung xem tải thông tin xuống thiết bị dễ biến đổi SRAM FPGA Thơng tin cấu hình thiết bị nạp vào nhớ thiết bị Luồng bit mà truyền có chứa tất thông tin định nghĩa logic đường nối thiết kế thông tin khác thiết kế khác Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 80 Các thiết bị SRAM cấu hình chúng nguồn luồng bit cần phải cất để giải tốn Một nơi thường dùng để cất thơng tin cấu hình thiết bị, PROM nối tiếp Đây thành phần kết hợp với phần cứng mà nối từ máy tính tới bo mạch mà bo mạch có chứa thiết bị đích Nạp chương trình dùng cho để lập chương trình cho tất thiết bị logic lập trình khơng bị thay đổi, chẳng hạn PROM nối tiếp Việc nạp chương trình thực giống chức tải chương trình, riêng thơng tin cấu hình cịn sau điện Cơng cụ thiết kế Quartus II Công cụ thiết kế Quartus II hệ thống phát triển thứ tư hãng ALTERA cho linh kiện lập trình Nó đưa đặc trưng mạnh để rút ngắn chu trình thiết kế tăng suất thiết kế Sử dụng chủ yếu cho thiết kế họ chíp FPGA có dung lượng lớn APEX 20K, STATIC Các đặc điểm là: - Hỗ trợ đa xử lý (Multi-processor) tăng cường khả biên dịch lại để rút ngắn chu trình thiết kế - Phương pháp tích hợp toàn hệ thống chip kết hợp với tính soạn thảo mức khối, tính tốn theo nhóm hỗ trợ mở rộng cho siêu chức (MegaFunction) tổ chức sơ đồ phát triển hệ thống số tốt hơn, nâng cao hiệu suất làm việc chất lượng hệ thống - Các tính giao tiếp dễ dàng với phần mềm EDA khác cho phép người thiết kế sử dụng công cụ mà họ quen thuộc để thiết kế cho mạch tổ hợp logic lập trình hãng ALTERA - Khả hỗ trợ kỹ thuật cách tiếp cận trực tiếp tới hệ sở liệu trực tuyến ALTERA từ phần mềm Quartus II làm thành viên phận thiết kế làm việc có hiệu - Hỗ trợ mạch tổ hợp logic lập trình APEX 20K với chất lượng cao khả tích hợp tồn hệ thống chip (System-on-a-Programmble-Chip) Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 81 Phần mềm phát triển MAX + PLUS II cung cấp mơi trường thiết kế hồn chỉnh đáp ứng đầy đủ nhu cầu thiết kế cụ thể MAX + PLUS II đảm bảo thiết kế dễ dàng, xử lý nhanh lập trình cho linh kiện PLD cách trực tiếp Phần mềm MAX + PLUS II tích hợp đầy đủ chức độc lập với kiến trúc phần cứng việc thiết kế logic với mạch tổ hợp logic lập trình hãng ALTERA thuộc họ Classic, ACEX 1K, MAX 3000, MAX 5000, MAX 7000, MAX 9000, FLEX 6000, FLEX 8000 FLEX 10K MAX + PLUS II cung cấp phạm vi thiết kế logic đầy đủ bao gồm thiết kế phân tầng, soạn thảo sơ đồ thiết kế, tổng hợp logic tối ưu, phân chia thiết kế, mô thiết kế mức bảng mạch thời gian chức năng, phân tích chi tiết thời gian, định vị lỗi tự động, lập trình kiểm tra IC MAX + PLUS II sử dụng file thiết kế theo tiêu chuẩn công nghiệp phần mềm thiết kế khác file kiểu EDIF, VHDL,Verilog HDL, OrCAD Schematic, Xilinx Netlist Format Nó cho phép viết tệp thiết kế kiểu EDIF, VHDL, Verilog HDL, VITAL Compliant để giao tiếp với phần mềm thiết kế CAE tiêu chuẩn công nghiệp khác Người thiết kế tích hợp thiết kế tạo với phần mềm thiết kế ALTERA A+PLUS, SAM+PLUS vào thiết kế MAX+PLUS II Trình biên dịch bảo đảm thiết kế MAX+PLUS II tạo hoàn chỉnh IC cách hiệu VHDL (VHSIC Hardware Description Laguage) ngôn ngữ dùng để mô tả hệ thống điện tử số VHSIC (Very High Speed Integrated Circuits) phủ Mỹ khởi xướng vào đầu năm 1980 Các cơng ty tham gia chương trình VHSIC nhận thấy họ cần phải có cơng cụ để thiết kế giản đồ đầu vào cho IC chuyên dụng cỡ lớn, họ đề xuất việc lập ngôn ngữ mô tả phần cứng dùng để mô tả cấu trúc chức mạch tích hợp Kể từ đó, VHDL đời phát triển, sau tổ chức IEEE (Institude of Electrical and Electronic Engineers) chấp nhận coi tiêu chuẩn Mỹ Phiên tiêu chuẩn IEEE 1076-1987 (còn gọi VHDL- Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 82 87) Phiên bổ sung sửa đổi năm 1993 thành IEEE 1076-1993 (còn gọi VHDL-93) VHDL thiết kế nhằm thay cho số khâu cần thiết q trình thiết kế Đầu tiên, cho phép mô tả cấu trúc thiết kế, tức làm để phân tách thiết kế thành thiết kế con, làm để kết nối thiết kế lại với Thứ hai cho phép mô tả đặc điểm chức thiết kế tương tự ngôn ngữ lập trình Thứ ba dựa vào kết đạt được, cho phép thiết kế mơ trước đưa vào sản xuất, nhà thiết kế so sánh cách nhanh chóng việc thay kiểm tra để điều chỉnh xác mà khơng thời gian chi phí vào việc chế tạo mẫu thử Thư viện thiết kế Khi người thiết kế viết mô tả hoạt động VHDL phải ghi lại dạng tệp thiết kế (design file), sau dùng trình biên dịch để phân tích cú pháp chúng đưa chúng vào thành lập thư viện thiết kế (Design Library) Một số cấu trúc VHDL phân tích riêng rẽ để đưa vào thư viện thiết kế Các cấu trúc gọi đơn vị thư viện (Library Units) Các đơn vị thư viện (primary) bao gồm mơ tả đầu vào, mơ tả đóng gói thành phần mơ tả cấu hình Các đơn vị thư viện phụ (secondary) bao gồm thân chương trình kiến trúc thân đóng gói thành phần Các đơn vị thư viện phụ thuộc vào đặc điểm giao diện chúng đơn vị thư viện tương ứng, đơn vị phải phân tích trước đơn vị phụ tương ứng Các thư viện tham chiếu để sử dụng định danh gọi tên logic (logic name) Tên phải dịch hệ điều hành chủ thành tên lưu trữ hoạt động độc lập Ví dụ, thư viện thiết kế hoạt động tệp sở liệu (database file), tên logic phải dùng để xác định tên tệp sở liệu Các đơn vị thư viện thư viện cung cấp tham chiếu đến thông qua hậu tố tên chúng với tên logic thư viện Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 83 Có hai loại thư viện đặc biệt hồn tồn sử dụng cho tất đơn vị thiết kế, không cần đặt tên mệnh đề thư viện Thư viện có tên work, tham chiếu thư viện thiết kế làm việc vào đơn vị thiết kế đặt dành cho người phân tích Sau đặt vào đơn vị thiết kế, đơn vị thiết kế phân tích trước tệp thiết kế tham chiếu để sử dụng tên thư viện có sẵn work Thư viện đặc biệt thứ hai gọi std, chứa dạng đóng gói standard textio Standard bao gồm tất kiểu định nghĩa sẵn hàm chức Tất thành phần đóng gói sử dụng được, không cần sử dụng mệnh đề để truy xuất chúng 3.5 Sơ đồ nguyên lý điều khiển thích nghi theo tham số m Phần khảo sát rõ mối quan hệ định lượng hiệu E với kích thước hàng đợi Tuy nhiên E cịn phụ thuộc vào mật độ luồng tham chiếu theo thời gian (do tham số n không số) nên cần cấu điều khiển kích thước m hàng đợi mối quan hệ với mật độ luồng tham chiếu Cơ cấu thiết kế sau: coi cấu hàng đợi cấu trúc FIFO phương pháp tái cấu trúc FIFO theo tham số kích thước m dễ dàng thực nhanh cơng nghệ FPGA [4] Trong trường hợp kích thước FIFO m >1 (hình 3.16.a) sử dụng FPGA theo phương thức hình 3.16.b Trong cấu trúc khối “Tín hiệu điều khiển cho FPGA” chất cấu phát luồng tham chiếu tính mật độ trung bình theo thời gian để định cần hàng chờ kích thước m tối ưu Cơ cấu chấp hành lập trình để tái kiến trúc cho FPGA cho phù hợp Bằng cách ta tiệm cận hệ thống thích nghi theo mật độ luồng tham chiếu Để điều khiển FPGA cần từ mã nhị phân có độ dài bit để điều khiển nối mạch theo chức yêu cầu thể bảng 3.2 Chú ý, khởi tạo bước phát mã 000 để đảm bảo hở mạch toàn Theo bảng điều khiển 3.2 ta có: Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 84 Trường hợp sử dụng nhịp trễ lối vào tầng đường ống hành: bước 1mã 001; bước 2-mã 100; bước 3-mã 110 Trường hợp sử dụng nhịp trễ lối vào tầng đường ống hành: bước 1-mã 001; bước 2-mã 101; bước 3-mã 111 Trường hợp sử dụng nhịp trễ lối vào tầng đường ống hành: bước 1- Q1 D2 Dn Q2 Qn Trigơ D thứ #n IN Trigơ D thứ #2 D1 Trigơ D thứ #1 mã 011; bước 2-mã 111; bước 3-mã 111 Nhịp Clock đưa số liệu vào a) D2 Q2 D3 Nhịp Clock đưa số liệu vào Trigơ D thứ #3 Q1 Trigơ D thứ #2 D1 Trigơ D thứ #1 b) Với n=3 (ví dụ) Q3 OUT FPGA Đầu D1 Đầu D2 Đầu D3 Tín hiệu điều khiển cho FPGA Hình 3.16 Mơ hình điều khiển kích thước hàng đợi m Bảng 3.2 Bảng điều khiển Tín hiệu điều khiển cho FPGA dạng mã nhị phân bit với: 000 -> hở mạch Đầu D1 Số hóa Trung tâm Học liệu 111-> khơng làm Đầu vào D2 Đầu vào D3 001 010 Đầu vào Tầng đường ống http://www.lrc-tnu.edu.vn/ 011 85 Đầu D2 100 101 Đầu D3 Trình tự phát mã điều khiển 110 Phát bước Phát bước Phát bước 3.6 Kết luận chương Nội dung chương tiến hành khảo sát mơ hình điều khiển nhớ dùng chung cho hệ xử lý song song đa CPU chuyên dụng với CPU, 24 luồng tham chiếu phần mềm xây dựng tính tốn Chương giải vấn đề sau: - Xây dựng lưu đồ thuật tốn, chương trình tính tốn hiệu nhớ dùng chung mơi trường Delphi - Đưa kết khảo sát, đánh giá cho thấy với trường hợp mơ hình tốn học tham chiếu tới KGNDC không sử dụng đệm kích thước hàng đợi m có hiệu thấp nhiều so với trường hợp có sử dụng đệm kích thước hàng đợi vào/ra m khác - Kích thước m tham số quan trọng để tối ưu hoá cấu trúc nhớ theo lớp tốn hệ xử lý song song đa CPU vừa có hiệu cao lại vừa có độ tin cậy cao Đó sở cho cấu điều khiển thích nghi Lúc kích thước m hàm tần suất tham chiếu hệ thống vào KGNDC Nếu sử dụng thêm cấu phát xác định tần suất truy cập, điều khiển để cấu trúc FPGA thay đổi kích thước hàng đợi cho bank nhớ cho phù hợp với tần suất Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 86 KẾT LUẬN CHUNG VÀ KIẾN NGHỊ Kết luận: Hệ xử lý song song đa CPU ngày ứng dụng rộng rãi nhiều lĩnh vực, kể dân quân Với kỹ thuật công nghệ tiên tiến hướng nghiên cứu thiết kế hệ xử lý song song đa CPU chuyên dụng có hiệu cao, cấu trúc tối ưu, mềm dẻo phù hợp với lớp toán ứng dụng, hướng Các cơng trình nghiên cứu trước chủ yếu tập trung vào hệ xử lý song song đa Nội dung luận án tập trung vào nghiên cứu ứng dụng điều khiển đại, cấu điều khiển thích nghi luồng tham chiếu tới KGNDC cho hệ xử lý song song đa CPU chuyên dụng nhằm nâng cao hiệu giảm thiểu xác suất xung đột truy cập tài nguyên chung Nghiên cứu hệ xử lý song song đa CPU chuyên dụng sâu lĩnh vực điều khiển hệ vấn đề Việt Nam Do tài liệu tham khảo lĩnh vực cịn q gần khơng có Tuy q trình nghiên cứu luận án đóng góp vấn đề sau: - Đã tìm chứng minh mơ hình toán học cho phép xác định hiệu truy cập nhớ dùng chung hệ xử lý song song đa CPU chuyên dụng hàm chu kỳ nhớ kích thước hàng đợi vào/ra m thông số khác liên quan - Xây dựng hệ thống điều khiển thích nghi theo tham số kích thước hàng đợi m Tập hợp kết thu luận án sử dụng công cụ hỗ trợ cho việc thiết kế tổng hợp hệ xử lý song song đa CPU chuyên dụng, đáp ứng yêu cầu thực tiễn Kiến nghị Luận án dừng lại mơ hình điều khiển thích nghi theo tham số hệ thống kích thước hàng đợi m nên tính linh hoạt mềm dẻo chưa cao Vì hướng nghiên cứu tiếp luận án tích hợp thêm số tham số khác vào chế điều khiển thích nghi như: chu kỳ làm việc nhớ Tc, số lượng băng nhớ b KGNDC… Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 87 DANH MỤC CƠNG TRÌNH KHOA HỌC CƠNG BỐ CỦA TÁC GIẢ Nguyễn Minh Ngọc, Hồng Thị Phương, Chu Đức Toàn (2008), “ Về phương pháp tổng hợp cấu trúc pipeline”, Tạp chí Khoa học Kỹ thuật, Học viện Kỹ thuật Quân sự, (số 123-II), trang 14-22 Chu Đức Toàn, Đỗ Xuân Tiến, Hoàng Thị Phương (2011), “Đồng tổng hợp kiến trúc lưới thao tác cho lõi CPU rise”, Tạp chí Khoa học Công nghệ, Đại học Thái Nguyên, tập 78 (số 02), trang 23-28 Chu Đức Toàn (2011), “Điều khiển tối ưu luồng tham chiếu hệ xử lý song song”, Tạp chí Khoa học Cơng nghệ, Đại học Thái Nguyên, tập 83 (số 07), trang 89-94 Chu Đức Toàn (2012), “Về phương pháp điều khiển tái kiến trúc đếm hệ xử lý song song”, Tạp chí khoa học Cơng nghệ, Đại học Thái Nguyên, tập 93 (số 05 ), trang 17-21 Chu Đức Toàn (2012), “Hệ xử lý song song xử lý song song tham số ảnh”, Tạp chí khoa học Công nghệ, Đại học Thái Nguyên, tập 93 (số 05), trang 91-95 Chu Đức Toàn, Đỗ Xuân Tiến (2012), “ Về phương pháp tính tốc độ cho hệ xử lý có kiến trúc xuất, nhập tính tốn song song”, Tạp chí Khoa học Cơng nghệ, Đại học Đà Nẵng, (số 06), trang 58-64 Chu Đức Toàn, Trịnh Quang Kiên (2012), “Một phương pháp điều khiển tái kiến trúc Pipeline chức theo tiêu chuẩn độ trễ tối thiểu (ML)”, Tạp chí Khoa học Công nghệ, Đại học Đà Nẵng, (số 07), trang 37-42 Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 88 TÀI LIỆU THAM KHẢO Tiếng Việt Nguyễn Văn Liên (2010 - 2012), “Xử lý toán cấp cho thơng tin tình báo đa”, Đề tài nghiên cứu khoa học cấp Bộ Quốc Phòng Đỗ Xuân Tiến cộng (2010 - 2012) “Nghiên cứu hệ thống kiểm tra đạn tên lửa X35E tổ hợp tên lửa đối hạm URAN-E”, Đề tài nghiên cứu khoa học cấp Bộ Quốc Phòng Tiếng Anh Adves S V., Pai V S and Parthasarathy R (1999), "Recent Advances in Memory Consistency Models for Hardware Shared Memory Systems", IEEE, VOL 87, NO 3, pp 445-455 Altera Nios II Cores http://www.altera.com/products/ip/processors/nios2/ cores/ni2-processor cores.html An Overview of UltraSPARC III Cu, Version 1.1 (2003), “A White Paper, Sun Microsystems”, pp.1-18 Andreas Willig (1999), “A Short Introduction to Queueing Theory”, Technical University Berlin, Telecommunication Networks Group, Sekr FT5-2, Einsteinufer 25, 10587 Berlin Baghdadi A., Zergainoh N E (2000), “Design space exploration for Hardware/software codesign of multiprocessor system”, IEEE Transactions on Computers Barry W (1996), “Computer architecture design and performance”, University of North Carolina, Prentice Hall, New York Baskett, Fand Keiler (1997), “An Evalusion of the CRAY 1- High speet computer and algorithm organization”, Tech Rep pp.114-127 New York -9 10 Berkeley Predictive Technology Model (BPTM) (2004), (http://wwwdevice eecs.berkeley.edu/~ptm/introduction.html) 11 Bolch G., Greiner S., de Meer H and Trivedi K S (1998), “Queueing Networks and Markov Chains: Modeling and Performance Evaluation with Computer Science Applications”, John Wiley and Sons, Inc., New York -97 Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 89 12 Burd (1999), General Microprocessor Info http://infopad.eecs.berkeley.edu/edu/CIC/summary/local 13 Chang J M., Chia Tien Dan Lo and group (2002), “DMMX: Dynamic memory management extensions”, The journal of Systems and software 63, pp.187-199 14 Cheng-Tsung Hwang et al., “Scheduling for Functional Pipelining and Loop Winding”, Proc 28th DAC, 1991 15 Chou Y., Fahs B and Abraham S (2004), “Microarchitecutre optimizations for exploiting memory-level parallelism”, ACM pp 29-70 16 Cloutier Richard (1993), “Synthesis of pipelined Instruction Set Processors, Ph.D dissertation, Dept of Electrical and Computer Engineering”, Carnegie Mellon University also available as a Research Report No CMUCAD-93-03 17 Coffman E.G Jr and Thomas A Ryan Jr (1998), “A Study of Storage Partitioning Using a Mathematical Model of Locality”, IEEE Transactins on Computers pp 757-763 18 Culler D E., Singh J P and Anoop Gupta, (1999), “Parallel Computer Architecture: A Hardware/Software Approach”, Morgan Kaufmann Inc, San Francisco 19 Dally W and Towles B (2004), “Principles and Practices of Interconnection Networks”, Morgan Kaufmann, Inc San Francisco 20 David Brooks, Viji Srinivasan, Michael Gschwind, Pradip Bose, Victor Zyuban, Philip N Strenski, and Philip G Emma (2002), “Optimizing pipelines for power and performance”, In Proceedings of the 35th International Symposium on Microarchitecture, pages 333–344 21 De Supinski B R., McKee S A , Mueller F , Tyson G S (2003), "Memory System Technologies for Future High-End Computing Systems", University of California, Lawrence Livermore National Laboratory under Contract W-7405Eng-48 22 Do Xuan Tien (1999), “Parallel algorithms to design multiprocessor systems” Journal of science and technique”, No 88 /III, pp 11-19 Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 90 23 Doug Carmean and Eric Sprangle (2002), “Increasing processor performance by implementing deeper pipelines”, In Proceedings of the 29th Annual International Symposium on Computer Architecture, May 2002 24 El-Rewini H and Abd-el-Barr M (2005), “Computer organization and architecture: advanced computer architecture”, McGraw Hill Inc, New York 25 Eric Sprangle and Doug Carmean (2002),“Increasing processor performance by implementing deeper pipelines”, In Proceedings of the 29th Annual International Symposium on Computer Architecture, pp.413-421 26 Fand S (1996), “Interference of multiproccesor computer system with inteleved memory”, Comm of ACM, pp.123-128 27 Feldman J and Retter C (1994), “Computer architecture: a designer’s text based on a generic RISC “, McGraw Hill Inc., New York 28 Flynn M J (1995), “Computer architecture Pipelined and parallel processor design”, Morgan Kaufmann Inc., San Francisco 29 Gert Goossens, Jan Rabaey, Joos Vandewalle and Hugo De Man (1990), “An Efficient Microcode Compiler for Application Specific DSP Processors”, IEEE Transactions on Computer-Aided Design,Vol 9, No 9, pp 469-477 30 Hamacher C., Vranesic Z., Zaky S (2002), “Computer Organization”, McGrawHill, Inc., New York 31 Harper D.T III and Linebarger D A (1991), “Conflict-free Vector Access Using a Dynamic Storage Scheme”, IEEE Transactions on Computers, Vol C-40, no 3, march 1991, pp 276-283 32 Hayes J P., (1998), “Computer Architecture and Organization”, University of Michigan, McGraw – Hill Inc, New York 33 Hennessy J L and Patterson D A (1998), “Computer Organization and Design: The Hardware /software Interface”, Morgan Kaufman Inc., San Mateo, CA Second edition 34 Hennessy J L and Patterson D A (2003), “Computer Architecture: A Quantitative Approach”, Morgan Kaufmann Inc., San Francisco Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 91 35 Hu L and Gorton I (1997), “Performance Evaluation for Parallel Systems: A Survey,” UNSW-CSE-TR-9707, pp 39-56, University of NSW Computer Science and Engineering, Sydney, Australia 36 Hwang K (1998), “Advanced Computer Architecture”, McGraw Hill.Inc., New York 37 Hwang K., Faye A (1996), “Computer Architecture and parallel processing”, McGraw Hill Inc., New York 38 Ing-Jer Huang (2001), “Co-Synthesis of Pipeline Structures and Instruction Reordering Constraints for Instruction”, ACM Transactions on Design Automation for Electronics Systems pp 1-31 39 Diefendorff K (1999), “Power4 Focuses on Memory Bandwidth”, in Microprocessor Report, 13(13) pp.1-8 40 Kasin R Y (1996), “Advanced computer architecture: a systems design approach”, Prentice -Hall Inc , New York 41 Ken Mai, Ron Ho, Elad Alon, Dean Liu, Dinesh Patil, Mark Horowitz (2004), “Architecture and Circuit Techniques for a Reconfigurable Memory Block”, IEEE International Solid-State Circuits Conference 42 Kuntraruk, Pottenger W M and Ross A M (2005), “Application Resource Requirement Estimation in a Parallel-Pipeline Model of Execution”, IEEE Transactions, VOL 16, No 12 pp 186-198 43 Lapsley P., Bier J., Shoham A and Lee E A (1997), “Processor Fundamentals”, IEEE Press, ISBN 0-7803-3405-1 44 Lee T F., et al.(1992), “An Effective Methodology for Functional Pipelining”, Proc of ICCAD 45 Mehdi R., Zargham (2001), “Computer Architecture Single and Parallel Systems”, Southem Illinois University, Prentice-Hall Inc., London 46 Nohbyung Park and Alice C Parker (1988), “Sehwa: A Software Package for Synthesis of pipelines from Behavioral Specifications,” Transactions on CAD, Vol No 3, pp 917-945 47 Overview of recent supercomputers (2006) Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 92 http://www.phys.uu.nl/~steen/web06/gone.html 48 Randolph Nelson (2000), “Probability, stochastic processes, and queueing theory”, The Mathematics of Computer Performance Modeling Springer-Verlag, Inc., New York 49 Rao G S (1998), “Performance Analysis of Cache Memories.” Journ of Assoc of Comp Mach., vol 25 no.3, pp 378-397 50 Rose J., Gamal A E., and Sangiovanni-Vincentelli A (1993), “Architecture of FPGAs”, Proceedings of IEEE, vol.81, no.5, pp 234-278 Rose J and Brown S.(1996), “Architecture of FPGAs and CPLDs: A Tutorial”, IEEE Design and Test of Computers, Vol 13, No 2, pp 42-57 51 Scott A., Burkhart K., Kumar A., Blumberg R., and Ranson G (1997), “FourWay Superscalar PA-RISC processors”, Hewlett-Packard Journal 52 Smith M C., Drager S L., Pochet Lt L., and Peterson G D (2001), “High Performance Reconfigurable Computing Systems,” Proceedings of 2001 IEEE Midwest Symposium on Circuits and Systems pp 244-251 53 Sprangle E and Carmean D (2002), “Increasing processor performance by implementing deeper pipelines”, Proceedings of the 29th International Symposium on Computer Architecture (ISCA-29) 54 Stallings W (2006), Computer organization and architecture: designing for performance, Prentice Hall Inc London 55 Stenstrom P (1990), “A survey of cache coherence schemes for multiprocessors”, IEEE Computer, 23(6), pp 12-24 56 Top 500 List –June (2007) (1-100) http://top500.org/list/2007/06/100 57 Wilkes M V (2005), “Slave memories and dynamic storage allocation”, IEEE Transactions on Electronic Computers Vol EC-14 No pp 671-685 58 Xilinx Inc (2003), “Virtex-II Pro™ Platform FPGA User Guide”, Xilinx User Guide, UG012 (v2.3) 59 Xilinx Inc (2004), “Xilinx Application Note XAPP151 (v1.7): Virtex Series Configuration Architecture User Guide”, 20 October Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/ 93 60 Hartej Singh, Ming-Hau Lee, Guangming Lu, Fadi J Kurdahi, Nader Bagherzadeh (1999), “MorphoSys: An Integrated Reconfigurable System for Data-Parallel Computation-Intensive Applications”, University of California, Irvine, CA 92697 61 Hauck S., Fry T W., Hosler M M and Kao J P (1997), “The Chimaera Reconfigurable Functional Unit”, Proceedings of IEEE Symposium on Fieldprogrammable Custom Computing Machines, April 1997 62 Wirthlin M J and Hutchings B L (1995), “A Dynamic Instruction Set Computer”, Proceedings of IEEE Symposium on Field-programmable Custom Computing Machines, April 1995 63 Seznec A and Jegou Y (1987), “Optimizing memory throughput in tightly coupled multiprocessors”, Proc Int’l Conf SuperComputing, pp 344-346 64 Pravanjan Choudhury P P Chakrabarti, Rajeev Kumar, “ Online Scheduling of Dynamic Task Multiprocessors”, Graphs IEEE with Communication Transactions on and Parallel Contention and for Distributed Systems,Volume 23, Number 1, 2012 p126-133 65 Eddy Z Zhang, Yunlian Jiang, Xipeng Shen, “The Significance of CMP Cache Sharing on Contemporary Multithreaded Applications”, IEEE Transactions on Parallel and Distributed Systems,Volume 23, Number 2, 2012 p367-374 66 Antonino Tumeo, Oreste Villa, Daniel G Chavarria-Miranda, “Aho-Corasick String Matching on Shared and Distributed-Memory Parallel Architectures”, IEEE Transactions on Parallel and Distributed SystemsIEEE Transactions on Parallel and Distributed Systems,Volume 23, Number 3, 2012 p436-443 Số hóa Trung tâm Học liệu http://www.lrc-tnu.edu.vn/