Microsoft Word LuanAn DangLanh 22JAN2014 doc B� GIÁO D�C VÀ ĐÀO T�O B� KHOA H�C VÀ CÔNG NGH� VI�N NĂNG LƯ�NG NGUYÊN T� VI�T NAM Đ�NG LÀNH NGHIÊN C�U, XÂY D�NG H� THI�T B THU NH N VÀ X� LÝ S� LI�U D�A[.]
B GIÁO D C VÀ ĐÀO T O B KHOA H C VÀ CÔNG NGH VI N NĂNG LƯ NG NGUYÊN T VI T NAM Đ NG LÀNH NGHIÊN C U, XÂY D NG H THI T B THU NH N VÀ X LÝ S LI U D A TRÊN K THU T DSP QUA NG D NG FPGA PH C V NGHIÊN C U V T LÝ H T NHÂN TH C NGHI M LU N ÁN TI N SĨ V T LÝ ĐÀ L T, 2013 B GIÁO D C VÀ ĐÀO T O B KHOA H C VÀ CÔNG NGH VI N NĂNG LƯ NG NGUYÊN T VI T NAM Đ ng Lành NGHIÊN C U, XÂY D NG H THI T B THU NH N VÀ X LÝ S LI U D A TRÊN K THU T DSP QUA NG D NG FPGA PH C V NGHIÊN C U V T LÝ H T NHÂN TH C NGHI M Chuyên ngành: V t lý Nguyên t Mã s : 62.44.01.06 LU N ÁN TI N SĨ V T LÝ Ngư i hư ng d n khoa h c: PGS TS Nguy n Nh Đi n Đà L t, 2013 i L I CAM ĐOAN Tôi xin cam đoan cơng trình nghiên c u ch y u th c hi n dư i s hư ng d n khoa h c c a PGS TS Nguy n Nh Đi n Bên c nh đó, tơi cịn nh n đư c s tham gia h tr ñ c l c c a ñ ng nghi p nhóm nghiên c u Các s li u th c nghi m k t qu nghiên c u nêu lu n án ch y u t!ng h p t" cơng trình nghiên c u đăng t i t p chí, k$ y u h%i ngh khoa h ccông ngh khơng chép t" b&t c cơng trình Tác gi ii L I CÁM ƠN Đ' hoàn thành lu n án tơi nh n đư c s giúp ñ2 c a nhi u ngư i Trư c h t, tơi xin đư c bày t4 lịng bi t ơn sâu s c ñ n PGS TS Nguy n Nh Đi n, Phó Vi n trư6ng Vi n Năng lư ng nguyên t7 Vi t Nam v vi c Th8y ñã ñ nh hư ng ñ tài khoa h c, bình t k t qu nghiên c u, t n tình hư ng d n h t lịng giúp đ2 tơi su t ti n trình th c hi n lu n án Xin chân thành cám ơn PGS TS Nguy n Đ c Hòa, Hi u trư6ng Trư ng Đ i h c Đà L t v vi c Th8y ñã truy n ñ t cho nh9ng ki n th c, kinh nghi m q báu h tr tơi q trình nghiên c u Xin chân thành cám ơn TS Ph m Đình Khang, Giám đ c Trung tâm Đào t o h t nhân, Vi n Năng lư ng nguyên t7 Vi t Nam v vi c g i ý nghiên c u liên quan ñ n hư ng ph:c v: th c nghi m v t lý h t nhân, ln t o u ki n thu n l i cho tơi q trình làm lu n án Xin chân thành cám ơn TS Nguy n Xuân H i, Giám ñ c Trung tâm Đào t o, Vi n Nghiên c u h t nhân v vi c b trí thí nghi m kênh th o lu n thú v v h ph! k dùng ghi-đo b c x ion hóa Xin chân thành cám ơn: ThS-NCS Nguy n An Sơn, Trư ng Đ i h c Đà L t v nh9ng n l c ñáng k' ph i h p công vi c, h p tác nghiên c u; ThS-NCS Ph m Ng c Sơn, KSC-NCS Ph m Ng c Tu&n, ThS-NCS Tr8n Tu&n Anh, CN Tư6ng Th Thu Hư ng, Phòng V t lý Đi n t7 h t nhân v s h p tác có hi u qu công vi c Xin trân tr ng cám ơn Ban Lãnh ñ o Vi n Năng lư ng nguyên t7 Vi t Nam, Ban Lãnh ñ o Vi n Nghiên c u h t nhân ng h%, ñ%ng viên, t o m i ñi u ki n ñ' nghiên c u sinh hoàn thành nhi m v: Xin cám ơn anh, ch Phòng V t lý Đi n t7 h t nhân, nh9ng ñ ng nghi p ñã tham gia tr c ti p hong kR thu t DSP 17 1.4.2.1 Gi i thi u h ph! k s6 DSP 17 1.4.2.2 Các t8ng n t7 17 1.4.2.3 C&u trúc b% ti n x7 lý tương t (APP) d ng tín hi u 18 vi 1.4.2.4 Hình thành xung 19 1.4.2.5 M ch h i ph:c ñư ng b n (BLR) 21 1.4.2.6 Tác v: ch n l a xung 21 1.4.2.7 Khóa xóa phân bi t th i gian tăng 23 1.4.3 Mơ hình thu t tốn DSP dùng thi t k b% ghi-ño b c x 24 1.4.3.1 Gi i thi u 24 1.4.3.2 B% t o d ng xung s (DPS) hình thang 25 1.4.3.3 Nh n xét 27 1.4.4 Bi n ñ!i A/D d a phép kh7 tích ch p c7a s! đ%ng 27 1.4.4.1 Gi i thi u 27 1.4.4.2 Bi n ñ!i A/D-Bi'u di n tương ñương 27 1.4.5 Phương pháp liên k t c!ng logic dùng FPGA Max+Plus II 29 1.5 Các b% x7 lý xung ki'u s (DPP) b% hình thành xung tương t (APS) Ưu ñi'm c a ñi n t7 truy n th ng ñi n t7 s 31 1.5.1 Sơ ñ c&u trúc c a b% DPP b% APS 31 1.5.2 Ưu c c a kR thu t l c s 33 1.5.2.1 Đáp ng xung h9u h n (FIR) 33 1.5.2.2 H i ph:c c nh ñUnh phVng kh nh p/xu&t d9 li u c a MCA 33 1.6 Thu t toán x7 lý s li u th c nghi m 35 1.6.1 Đ% chuWn xác c a đUnh có n n phơng 35 1.6.2 Đ% phân gi i lư ng c a ñUnh h&p th: tồn ph8n 37 1.6.3 Tính ñư ng cong ñ nh chuWn 37 1.6.4 Đ% phi n tích phân (INL) 37 1.6.5 Đ% phi n vi phân (DNL) 38 Tóm t t chương 38 CHƯƠNG THI T K , CH T O CÁC KHXI ĐI N TM CHHC NĂNG CHO H GHI-ĐO BHC X GAMMA VÀ NƠTRON 41 2.1 Thi t k , ch t o kh i thi t b dùng FPGA, DSP ghép PC 41 2.1.1 Thi t k -ch t o kh i FPGA-MCA8K 41 2.1.1.1 Phương pháp ng d:ng sơ ñ tích h p b% ph n n t7 41 vii 2.1.1.2 B% x7 lý trung tâm (CPU) ho t ñ%ng c a kh i FPGA-MCA8K 43 2.1.1.3 Đng VHDL 49 2.1.2.6 Đng m ch l c cao qua (HPD) 53 2.1.3.5 Kh i làm ch m tr%n tín hi u 54 2.1.3.6 B% l c th&p qua (LPF) 55 2.1.3.7 T8ng phát hi n ñUnh, logic ñi u khi'n b% nh ph! 56 2.1.3.8 T8ng giao di n gi9a vi ñi u khi'n EZ ghi/b% nh 57 2.1.3.9 Các ñng C Keil51 74 2.4.3.2 Lưu đ thu t tốn gi i thích lưu đ 75 Tóm t t chương 75 CHƯƠNG K T QUB TH]C NGHI M VÀ THBO LU N 77 3.1 M:c tiêu, ñ i tư ng, vai trò c a th t:c ki'm tra thi t b 77 3.2 Các thi t b h tr ki'm tra ñi u ki n ti n hành 78 3.3 Thí nghi m ki'm tra tham s ñ addrb, clka => clka, clkb => clkb, dina => dina, dinb => dinb, douta => douta, doutb => doutb, ena => ena, wea => wea, web => web); end Behavioral; - Module Name: access_dpram_byEZUSB - Behavioral -library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity MCA_CPU_interface is PORT( wr:IN STD_LOGIC; Write signal, active:=0; output from controller rd:IN STD_LOGIC; Read signal, active:=0; output from controller Addr_Bus:IN STD_LOGIC_VECTOR(15 DOWNTO 0); 16 bits address bus; Addr_O_Bus: OUT STD_LOGIC_VECTOR(14 DOWNTO 0); select one among 32Kb memory data_bus: INOUT STD_LOGIC_VECTOR(7 DOWNTO 0); connect to EZUSB uC data bus REGISTERS_SEL: OUT STD_LOGIC; selected registers block for access ); end MCA_CPU_interface; architecture Behavioral of MCA_CPU_interface is component reg_addr_ctrl_bus is PORT( wr:IN STD_LOGIC; rd:IN STD_LOGIC; addrI15:IN STD_LOGIC; cs_EN: OUT STD_LOGIC; enable registers to access wr_EN: OUT STD_LOGIC enable to write registers with data on "data_wr_MEM" port ); end component; component dpram_addr_ctrl_bus is PORT( wr:IN STD_LOGIC; rd:IN STD_LOGIC; addr_I:IN STD_LOGIC_VECTOR(15 DOWNTO 0); Maddr_O: OUT STD_LOGIC_VECTOR(14 DOWNTO 0); Mwr_EN: OUT STD_LOGIC enable to write DPRAM ); end component; signal Rsel: std_logic; BEGIN REGISTERS_SEL SelectObject(pOldPen); void CMCANRIView::Draw(CDC *pDC) { CMCANRIDoc *pDoc = GetDocument(); ASSERT_VALID(pDoc); POINT p; pDC->DPtoLP(&rcClient); for(int k=0; kdata[k]>=Vscale)&&(m_InfoDlg.m_Option==0)) { Vscale=Vscale*2; OnDraw(pDC); } } int yo=(int)(-20); int xo=(int)(50); long my=ym+yo;//(long)(spacey*Vscale); long mx=xm-xo;// (long)(spacex*Hscale+xo); float spacex = (mx)/(float)Hscale; float spacey = my/(float)Vscale; for(int i=Low; idata[i]>Tally[i]) { p.x=(i-Low)*spacex+xo; p.y=(int)((Vscale-Tally[i])*spacey); pDC->SetPixel(p,RGB(0,0,128)); Tally[i]=pDoc->data[i]; p.y=(int)((Vscale-Tally[i])*spacey); pDC->SetPixel(p,RGB(255,255,0)); } } Cursor.y=(pDoc->data[Cursor.x]); pDC->SelectObject(pOldPen); } } void CMCANRIView::OnStart() { OffControl=TRUE; OnControl=FALSE; GetSystemTime(&STime); for(int j=0;jdata[Cursor.x]; OnDraw(&dc); Viewdata(); } void CMCANRIView::OnUnexpand() { int HscaleNew = Hscale+1; if(HscaleNew*2= 16384) { High = 16383; Hscale = HscaleNew -1; Low = High-Hscale; }else { if((Cursor.x - HscaleNew/2)0) { int Count=0; int Center=Cursor.x; int Left=0; int Right=0; int LeftCount, RightCount; int i,j; int FWHM_Count; float FWHM_L, FWHM_R; RoiInfo[RoiIndex].Net=0; RoiInfo[RoiIndex].Gross=0; Left= Cursor.x; Right=Cursor.x+MousePosition; For (j=Left-4;jdata[j]; RoiInfo[RoiIndex].Net=Count; FWHM_Count=(pDoc->data[Center]-(abs(pDoc->data[RightCount]-pDoc>data[LeftCount])/2))/2; for(i=Left; idata[i]data[i+1]>=FWHM_Count)) 144 { FWHM_L=float(i)+(1.0/abs(pDoc->data[i+1]-pDoc>data[i]))*(FWHM_Count-pDoc->data[i]); } } for(i=Right; i>=Center; i ) FWHM_R=(m_En_Calibrate.FitPara[0]+FWHM_R*m_En_Calibrate.FitPara[1]+m_En_Calibrate.F itPara[2]*FWHM_R*FWHM_R); FWHM_L=(m_En_Calibrate.FitPara[0]+FWHM_L*m_En_Calibrate.FitPara[1]+m_En_Calibrate.Fi tPara[2]*FWHM_L*FWHM_L); RoiInfo[RoiIndex].FWHM=FWHM_R-FWHM_L; RoiIndex++; } MaxMouseMove=0; MousePosition=0; CFormView::OnLButtonUp(nFlags, point); } void CMCANRIView::OnCalEnergy() { if(m_En_Calibrate.DoModal()==IDOK) { EnCalibControl=TRUE; } } 145 PH L C E: HÌNH NH THI T B ĐÃ CH T O Hình E1: B n m ch FPGA-MCD8K 146 Hình E2: Kh i FPGA-ADC8K 147 Hình E3: Kh i DSP-MCA8K Hình F4: Bnh ch:p m