Luận án tiến sĩ nghiên cứu noc cấu hình lại được trên fpga và phát triển thuật toán ánh xạ động ứng dụng trên nền tảng noc

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƢỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI NGUYỄN VĂN CƢỜNG NGHIÊN CỨU NoC CẤU HÌNH LẠI ĐƢỢC TRÊN FPGA VÀ PHÁT TRIỂN THUẬT TỐN ÁNH XẠ ĐỘNG ỨNG DỤNG TRÊN NỀN TẢNG NoC LUẬN ÁN TIẾN SĨ KỸ THUẬT ĐIỆN TỬ Hà Nội – 2017 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƢỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI NGUYỄN VĂN CƢỜNG NGHIÊN CỨU NoC CẤU HÌNH LẠI ĐƢỢC TRÊN FPGA VÀ PHÁT TRIỂN THUẬT TOÁN ÁNH XẠ ĐỘNG ỨNG DỤNG TRÊN NỀN TẢNG NoC Chuyên ngành: Kỹ thuật điện tử Mã số: 62520203 LUẬN ÁN TIẾN SĨ KỸ THUẬT ĐIỆN TỬ NGƯỜI HƯỚNG DẪN KHOA HỌC: PGS TS PHẠM NGỌC NAM Hà Nội – 2017 i LỜI CAM ĐOAN Tôi xin cam đoan kết khoa học trình bày luận án kết nghiên cứu thân suốt thời gian làm nghiên cứu sinh chưa xuất công bố tác giả khác Các kết nghiên cứu xác trung thực Giáo viên hướng dẫn Hà Nội, ngày 08 tháng 05 năm 2017 Tác giả PGS TS Phạm Ngọc Nam Nguyễn Văn Cường ii LỜI CẢM ƠN Đầu tiên, xin bày tỏ lời cảm ơn sâu sắc kính trọng đến thầy giáo PGS TS Phạm Ngọc Nam, người hướng dẫn định hướng khoa học cho tơi suốt khóa học Cảm ơn thành viên nhóm NoC Lab ESRC hỗ trợ tơi thực số thí nghiệm luận án Tôi xin trân trọng cảm ơn Ban Lãnh đạo, quý thầy cô cán bộ, chuyên viên Viện Điện tử Viễn thông, Bộ môn Điện tử Kỹ thuật máy tính Viện Đào tạo Sau Đại học tạo điều kiện thuận lợi nơi học tập, nghiên cứu, thủ tục hành góp ý chun mơn cho tơi suốt q trình học tập nghiên cứu trường Đại học Bách khoa Hà Nội Tôi xin trân trọng cảm ơn Ban Giám hiệu trường Đại học Công nghiệp Tp.HCM, Ban Lãnh đạo đồng nghiệp Phân hiệu Quảng Ngãi tạo điều kiện thuận lợi thời gian để học tập nghiên cứu trường Đại học Bách khoa Hà Nội Xin cảm ơn nghiên cứu sinh quan tâm động viên tơi suốt khóa học Cuối cùng, tơi xin bày tỏ lịng biết ơn đến gia đình, đặc biệt vợ Những người động viên giúp đỡ suốt thời gian vừa qua Đây động lực lớn để tơi vượt qua khó khăn hồn thành luận án Tác giả iii MỤC LỤC LỜI CAM ĐOAN i LỜI CẢM ƠN ii MỤC LỤC iii DANH MỤC CÁC TỪ VIẾT TẮT vii DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ x DANH MỤC CÁC BẢNG BIỂU xii MỞ ĐẦU 1 Đặt vấn đề Mục tiêu, đối tượng, phương pháp phạm vi nghiên cứu 3 Các kết đạt luận án Cấu trúc luận án CHƯƠNG CƠ SỞ LÝ THUYẾT 1.1 Lý thuyết mạng chip 1.1.1 Nguồn gốc thuật ngữ .7 1.1.2 Cấu hình mạng 1.1.2.1 Mạng lưới n-chiều (n-Dimensional Mesh) 1.1.2.2 Mạng K-ary n-cube 1.1.2.3 Mạng có số chiều thấp 10 1.1.3 Cơ chế điều khiển luồng 10 1.1.3.1 Bản tin 10 1.1.3.2 Cơ chế điều khiển luồng Store-and-Forward (SAF) 11 1.1.3.3 Cơ chế điều khiển luồng Wormhole (WH) 11 1.1.3.4 Cơ chế điều khiển luồng Virtual cut-through (VCT) 12 1.1.3.5 Cơ chế điều khiển luồng kênh ảo (Virtual Channel) 12 1.1.4 Thuật toán định tuyến 13 1.1.4.1 Phân loại định tuyến 13 1.1.4.2 Các vấn đề định tuyến 14 1.1.5 Tổng quan kiến trúc định tuyến 14 1.2 Công nghệ FPGA 16 iv 1.2.1 Kiến trúc FPGA 17 1.2.1.1 Tổng quan kiến trúc FPGA 17 1.2.1.2 Kiến trúc FPGA Xilinx 18 1.2.2 Cấu hình lại phần 19 1.2.2.1 Cấu hình lại phần động 21 1.2.2.2 Các ưu điểm cấu hình lại phần 22 1.2.2.3 Hỗ trợ cấu hình lại FPGA Xilinx 23 1.3 Kỹ thuật ánh xạ ứng dụng lên tảng mạng chip 24 1.3.1 Bài toán ánh xạ 24 1.3.2 Ánh xạ thời gian thiết kế 25 1.3.3 Ánh xạ thời gian chạy 26 1.4 Kết luận chương 26 CHƯƠNG PHÁT TRIỂN NỀN TẢNG PHẦN CỨNG CẤU HÌNH LẠI ĐƯỢC CHO NoC 2.1 28 Thiết kế định tuyến cho NoC 28 2.1.1 Giới thiệu 28 2.1.2 Đề xuất kiến trúc định tuyến 29 2.1.2.1 Lựa chọn thông số thiết kế 29 2.1.2.2 Bộ đệm ngõ vào 32 2.1.2.3 Bộ giải mã flit 32 2.1.2.4 Chuyển mạch kênh ảo 33 2.1.2.5 Bộ phân xử 34 2.1.3 Kết đánh giá 34 2.1.3.1 Kết tổng hợp 35 2.1.3.2 Kết mô 36 2.2 Thiết kế giao tiếp mạng cho NoC 40 2.2.1 Giới thiệu 40 2.2.2 Phương pháp tiếp cận 40 2.2.3 Đề xuất kiến trúc giao tiếp mạng 42 2.2.4 Kết đánh giá 44 2.3 Phát triển tảng phần cứng cấu hình lại phần động 45 2.3.1 Giới thiệu 45 v 2.3.2 Xây dựng hệ thống (nền tảng phần cứng) cấu hình 47 2.3.2.1 Luồng thiết kế 47 2.3.2.2 Thiết lập hệ thống 48 2.3.3 Các trường hợp nghiên cứu 50 2.3.3.1 Cấu hình lại sở hạ tầng truyền thông 50 2.3.3.2 Cấu hình lại PE 53 2.3.4 Kết thực nghiệm 54 2.4 Kết luận chương 56 CHƯƠNG TRIỂN KHAI CÁC ỨNG DỤNG CÓ THỂ ĐIỀU CHỈNH MỨC CHẤT LƯỢNG VÀO NỀN TẢNG CẤU HÌNH LẠI ĐƯỢC DỰA TRÊN NoC TẠI THỜI GIAN CHẠY 57 3.1 Giới thiệu 57 3.2 Mơ tả tốn ánh xạ 59 3.3 Các định nghĩa xây dựng toán ánh xạ 60 3.3.1 Mơ hình ứng dụng 60 3.3.1.1 Đồ thị tác vụ ứng dụng 61 3.3.1.2 Mơ hình chất lượng 61 3.3.2 Mơ hình phần cứng 62 3.3.3 Xây dựng toán ánh xạ 63 3.4 Các giải pháp cho toán ánh xạ ứng dụng lên NoC thời gian chạy 65 3.4.1 Giải pháp tối ưu sử dụng thuật tốn tìm kiếm đầy đủ 66 3.4.1.1 Thuật toán 66 3.4.1.2 Kết mô đánh giá 67 3.4.2 Giải pháp heuristic cho toán ánh xạ thời gian chạy 70 3.4.2.1 Chiến lược chọn vùng gần lồi 70 3.4.2.2 Thuật toán ánh xạ heuristic 73 3.5 3.4.2.3 Kết mô đánh giá 75 Kết luận chương 82 KẾT LUẬN 83 Nội dung kết đạt luận án 83 Đóng góp khoa học luận án 84 vi Hướng phát triển luận án 85 DANH MỤC CÁC CƠNG TRÌNH ĐÃ CƠNG BỐ CỦA LUẬN ÁN 86 TÀI LIỆU THAM KHẢO 87 vii DANH MỤC CÁC TỪ VIẾT TẮT Ký hiệu ABP ACMD Nghĩa tiếng Anh từ viết tắt Adaptive BackPressure Average Communication Manhattan Distance AMD Average Manhattan Distance ARM ATG AXI C2R CAGR CF CLB CMPS CPU DDR Advanced RISC Machine Application-Specific Integrated Circuit Application Task Graph Advanced eXtensible Interface Core to Router Compound Annual Growth Rate CompactFlash Configurable Logic Block Chip Multi-Processors Central Processing Unit Double Data Rate DDRAM Double Data Rate RAM DMA DP DPR DSP DT EDK FF FFT FIFO Direct Memory Access Dynamic Part Dynamic Partial Reconfigurable Digital Signal Processor Design-time Embedded Development KIT First Fit Fast Fourier Transform First In First Out FPGA Field Programmable Gate Array FT Flit Type GPIO General Purpose Input Output HDL Hardware Description Language ASIC HTTP-VS HTTP video streaming HW/SW Hardware/Software Nghĩa tiếng Việt Khoảng cách Manhattan truyền thơng trung bình Khoảng cách Manhattan trung bình Vi xử lý ARM Vi mạch tích hợp chun dụng Đồ thị tác vụ ứng dụng Giao diện mở rộng tiên tiến Từ lõi IP đến định tuyến Tốc độ tăng trưởng kép hàng năm Bộ nhớ flash Khối Logic cấu hình Chip đa xử lý Đơn vị xử lý trung tâm Tốc độ liệu kép Bộ nhớ truy cập ngẫu nhiên tốc độ liệu kép Truy nhập nhớ trực tiếp Phần động Cấu hình lại phần động Xử lý tín hiệu số Thời gian thiết kế Bộ công cụ phát triển nhúng Thuật toán ánh xạ first fit Biến đổi Fourier nhanh Vào trước trước Mảng cổng lập trình chỗ Loại flit Các giao tiếp vào mục đích chung Ngơn ngữ mơ tả phần cứng Truyền tải video qua giao thức http Phần cứng/Phần mềm viii Ký hiệu IC Nghĩa tiếng Anh từ viết tắt Integrated Circuit ICAP Internal Configuration Access Port InP IP ISE ISP JTAG LCD LE LUT MD MPEG-4 MPSoC MWD NI Indefinite Postponement Intellectual Property (IP Core) Integrated Software Environment Instruction Set Processor Joint Test Action Group Cable Liquid Crystal Display Logic Element Logic Look-up Table Manhattan Moving Picture Experts Group Multiprocessor System on Chip Multi-Window Display Network Interface NN Nearest Neighbor NoC OB PC PCB PE PIP PL PLB PLD PR QoS R2C RAM RI RPA RR RT RTL SAF Network-on-Chip Overall Benefit Personal Computer Printed circuit board Processing Element Picture In Picture Programmable Logic Processor Local Bus Programmable Logic Device Partial Reconfiguration Quality of service Router to Core Random Access Memory Routing Information Reprogrammability Reconfigurable Region Run-time Register Transfer Level Store-And-Forward SDK Software Development KIT SN Sequence Number Nghĩa tiếng Việt Mạch tích hợp Cổng truy nhập cấu hình bên Trì hỗn khơng xác định Lõi sở hữu trí tuệ Mơi trường phần mềm tích hợp Vi xử lý tập lệnh Cáp JTAG Màn hình tinh thể lỏng Phần tử logic Bảng tra logic Khoảng cách Manhattan Hệ thống đa xử lý chip Bộ giao tiếp mạng Thuật toán ánh xạ nearest neighbor Mạng chip Giá trị lợi ích tổng thể Máy tính cá nhân Bảng mạch in Phần tử xử lý (tính tốn) Logic lập trình Thiết bị logic khả trình Cấu hình lại phần Chất lượng dịch vụ Từ định tuyến đến lõi IP Bộ nhớ truy cập ngẫu nhiên Thông tin định tuyến Khả lập trình lại Vùng cấu hình lại Thời gian chạy Mức truyền ghi Bộ công cụ phát triển phần mềm Xilinx Số thứ tự 79 Bảng 3.6 Giá trị ACMD ánh xạ ứng dụng lên tảng 5x5, 6x6 7x7 Thuật toán 5x5 CV_NF 6x6 CV_TG CV_NF 7x7 CV_TG CV_NF CV_TG FF 2,070 1,874 2,237 1,845 2,296 1,870 NN 1,828 1,713 2,053 1,773 2,158 1,771 Chen 1,860 1,691 2,106 1,742 2,164 1,850 Tác giả 1,592 1,430 1,763 1,496 1,866 1,521 Giá trị AMD ACMD ứng dụng triển khai lên tảng với kích thước khác (5x5, 6x6 7x7) theo thuật toán ánh xạ khác Bảng 3.5, Bảng 3.6, Hình 3.11 Hình 3.12 Các giá trị AMD ACMD cắt giảm theo thuật toán heuristic chiến lược chọn vùng tác giả thuật tốn ánh xạ tác giả đề xuất xem xét tối ưu cho hai điều kiện khoảng cách MD trễ truyền thơng cặp tác vụ ứng dụng Điều có nghĩa rằng, thuật tốn tác giả có độ trễ tiêu thụ lượng thấp so với thuật toán khác 2,500 Giá trị AMD 2,000 1,500 FF NN 1,000 Chen Tác giả 0,500 0,000 CV_NF CV_TG CV_NF CV_TG CV_NF CV_TG 5x5 6x6 7x7 Chiến lược chọn vùng, kích thước tảng Hình 3.11 Giá trị AMD ứng dụng ánh xạ theo thuật toán khác 80 2,500 Giá trị ACMD 2,000 1,500 FF NN 1,000 Chen Tác giả 0,500 0,000 CV_NF CV_TG CV_NF CV_TG CV_NF CV_TG 5x5 6x6 7x7 Chiến lược chọn vùng, kích thước tảng Hình 3.12 Giá trị ACMD ứng dụng ánh xạ theo thuật toán c) Đánh giá hiệu chiến lược chọn vùng NF tác giả Chọn vùng gần lồi sau ánh xạ ứng dụng vào khơng mang lại lợi ích hiệu năng, chống phân mảnh cho PE tảng phần cứng phân tích mà cịn giúp triển khai nhanh ứng dụng lên hệ thống, vấn đề quan trọng cho hệ thống quản lý động Tiếp theo, thời gian chạy thuật tốn chọn vùng tỉ lệ thơng số OB, AMD, ACMD chiến lược chọn vùng tác giả đề xuất NF đánh giá Thời gian chạy thuật toán chọn vùng thống kê theo giá trị trung bình triển khai ứng dụng lên tảng với kích thước khác 5x5, 6x6, 7x7, 8x8, 9x9 10x10 Đối với tảng xác định, tác giả chạy 2000 lần với tổng số tác vụ ứng dụng thay đổi từ (x*y) đến (x*y +5) Ví dụ, với tảng có kích thước 5x5, thực chạy 2000 lần cho ứng dụng có tổng số tác vụ thay đổi từ 25 đến 30 Kết thời gian chạy thuật toán chọn vùng Bảng 3.7 Do chiến lược chọn vùng tác giả đề xuất sử dụng kỹ thuật đơn giản nên có thời gian chạy nhỏ so với NF hay nói cách khác chiến lược tác giả đề xuất có độ phức tạp tính tốn nhỏ 81 Bảng 3.7 Thời gian chạy trung bình chiến lược chọn vùng Thời gian chạy trung bình (ms) Kích thước tảng Số tác vụ 5x5 2530 CV_NF 0,1165 6x6 3641 7x7 CV_TG Gain (%) 0,0704 -39,55 0,2129 0,1018 -52,20 4954 0,3913 0,1302 -66,72 8x8 6469 0,6970 0,1722 -75,30 9x9 8186 1,3365 0,2099 -84,29 10x10 100105 2,2836 0,2564 -88,77 Tiếp theo, tác giả đánh giá tính hiệu cho chiến lược chọn vùng thông qua tỉ số giá trị OB, AMD ACMD chiến lược chọn vùng tác giả chiến lược chọn vùng NF Hình 3.13 cho thấy lợi ích thu từ chiến lược chọn vùng tác giả so với NF giá trị OB, AMD ACMD Tất giá trị OB, AMD ACMD cải thiện Đối với trường hợp tảng có kích thước 5x5, giá trị OB cải thiện trung bình khoảng 12,2%; giá trị AMD ACMD giảm trung bình 8,6% 8,3% Với tảng có kích thước 6x6, giá trị OB tăng trung bình khoảng 39,8%; giá trị AMD ACMD giảm trung bình 16,6% 15,9% Tương tự, trường hợp tảng có kích thước 7x7, giá trị tăng giảm trung bình 46,5% 18,2%, 17,4% Kết chứng minh chiến lược chọn vùng tác giả đề xuất mang lại hiệu cao so với NF sử dụng tài nguyên, trễ tiêu thụ lượng 30 OB 25 AMD ACMD Gain (%) 20 15 10 -5 FF NN Chen -10 -15 Các thuật toán ánh xạ a) Nền tảng có kích thước 5x5 TG 82 50 40 30 OB AMD ACMD Gain (%) 20 10 -10 FF NN Chen TG -20 -30 Các thuật toán ánh xạ b) Nền tảng có kích thước 6x6 70 60 OB AMD ACMD 50 Gain (%) 40 30 20 10 -10 FF NN Chen TG -20 -30 Các thuật toán ánh xạ c) Nền tảng có kích thước 7x7 Hình 3.13 Các cải thiện chiến lược chọn vùng tác giả 3.5 Kết luận chƣơng Trong chương này, tốn ánh xạ ứng dụng điều chỉnh mức chất lượng vào tảng cấu hình lại động dựa NoC khơng đồng có xem xét vị trí đặt tác vụ xây dựng mơ hình tốn học Ngồi ra, có hai giải pháp đề xuất để giải toán ánh xạ bao gồm thuật toán phân vùng hai thuật toán ánh xạ động Kết đạt cho thấy giải pháp đề xuất cho phép triển khai linh hoạt ứng dụng lên tảng phần cứng cấu hình lại cho chất lượng dịch vụ tổng thể ứng dụng sau triển khai lên tảng đạt giá trị cực đại Các đóng góp chương đăng tải báo [HN2] [TC3] 83 KẾT LUẬN Nội dung kết đạt đƣợc luận án Trong Chương 1, tác giả trình bày cách có hệ thống nội dung kiến thức liên quan đến nội dung luận án làm sở cho đề xuất chương kiến trúc NoC, công nghệ FPGA, khả cấu hình lại phần động FPGA kỹ thuật ánh xạ ứng dụng lên tảng NoC Tác giả trình bày hai đề xuất Chương gồm kiến trúc định tuyến với số lượng kênh ảo không cổng kiến trúc giao tiếp mạng sử dụng đệm kép Kết tổng hợp mô cho thấy kiến trúc định tuyến đạt deadlock free cắt giảm tài nguyên phần cứng trung bình lên đến 23,5% so với định tuyến sử dụng kênh ảo trễ thông lượng mạng đảm bảo Và kiến trúc giao tiếp mạng sử dụng đệm kép thiết kế Với kiến trúc này, trễ thông lượng giao tiếp mạng cải thiện nhờ vào khả ghi đọc song song liệu vào/ra đệm Ngoài ra, tảng phần cứng cấu hình lại phần động phát triển FPGA dựa kiến trúc NoC đề xuất Nền tảng cho phép tự động cấu hình lại mơ đun cho lớp truyền thơng lớp tính tốn NoC Cấu hình lại lớp tính tốn cấu hình lại lõi PE có ứng dụng triển khai lên tảng Trong lớp truyền thông, mô đun đệm, phân xử, chuyển mạch định tuyến cấu trúc mạng cấu hình lại thời gian chạy để tối ưu kiến trúc thích nghi với tải làm việc ứng dụng thay đổi động Phát triển tảng cấu hình lại phần động lựa chọn phần cứng hứa hẹn để triển khai ứng dụng điều chỉnh mức chất lượng lên Kết đạt chương cơng trình [TC1], [TC2] [HN3] Trong Chương 3, tác giả xây dựng toán ánh xạ ứng dụng điều chỉnh mức chất lượng vào tảng phần cứng khơng đồng cấu hình lại động dựa NoC Các giải pháp giải toán ánh xạ đề xuất bao gồm ba thuật toán ánh xạ Kết đạt cho thấy thuật tốn đề xuất có nhiều ưu điểm so với vài thuật toán ánh xạ liên quan cơng bố Đóng góp chương thể cơng trình [HN2] [TC3] 84 Đóng góp khoa học luận án Đóng góp khoa học luận án thể nội dung kết đạt trình bày Chương Chương 3, sau:  Đóng góp thứ nhất: Phát triển tảng phần cứng cấu hình lại thời gian chạy FPGA dựa theo kiến trúc NoC Nền tảng có khả tự động cấu hình lại mơ đun cho lớp truyền thơng NoC để tối ưu hóa cấu trúc truyền thơng theo u cầu thay đổi ứng dụng nhằm nâng cao hiệu sử dụng tài nguyên cải thiện hiệu mạng; cấu hình lại lớp tính tốn có ứng dụng triển khai lên tảng Ngoài ra, kiến trúc tảng cho phép nâng cấp, sửa lỗi thay đổi thiết kế dễ dàng tương lai Trong đóng góp này, có hai kiến trúc đề xuất cho NoC: o Kiến trúc định tuyến với số lượng kênh ảo không cổng Kiến trúc cải thiện chi phí phần cứng triển khai lên FPGA đảm bảo o hiệu cao cho mạng Kiến trúc giao tiếp mạng sử dụng đệm kép, cho phép tối ưu trễ ghi/đọc liệu vào/ra đệm kỹ thuật ghi/đọc song song  Đóng góp thứ hai: Xây dựng toán ánh xạ ứng dụng điều chỉnh mức chất lượng lên tảng phần cứng đa lõi cấu hình lại dựa kiến trúc NoC thuật toán để giải tốn ánh xạ Hướng đề xuất có tính khả thi cao hồn tồn triển khai thực tế nhằm góp phần cải thiện tính cho thiết bị nhúng Ngồi mơ hình tốn học xây dựng cho tốn ánh xạ, tác giả đề xuất ba thuật toán gồm: o Thuật toán ánh xạ dựa ý tưởng tìm kiếm đầy đủ, thuật tốn phù hợp o với tốn ánh xạ có điều kiện kích thước tảng phần cứng nhỏ, số lượng tác vụ số mức chất lượng ứng dụng nhỏ Thuật toán heuristic cho toán ánh xạ động, thuật tốn có khả giải tốn ánh xạ với kích thước mạng số lượng ứng dụng lớn; thời gian thực nhanh; cải thiện chi phí truyền thơng, lượng tiêu thụ cách tối thiểu thông số AMD ACMD o Chiến lược chọn vùng cấp phát tài nguyên hiệu cho ứng dụng thời gian chạy dựa phương pháp góc qt hình học đề xuất 85 Hƣớng phát triển luận án Các kết đạt luận án hướng nghiên cứu phát triển tảng không đồng cấu hình lại phần động FPGA dựa kiến trúc NoC khả thi Giải pháp triển khai ứng dụng điều chỉnh mức chất lượng vào tảng phần cứng cấu hình lại thời gian chạy tiềm Sự kết hợp hai giải pháp tạo hệ thống linh hoạt thích nghi theo thay đổi ứng dụng Nó cho phép khai thác hiệu cân sức mạnh tính tốn phần cứng cấu hình linh hoạt phần mềm Giải pháp cho thấy tính hiệu mà tài nguyên thiết bị hạn chế xu hướng yêu cầu tích hợp nhiều ứng dụng nhiều đặc tính lên thiết bị ngày tăng Hướng phát triển thời gian tới, tác giả tiếp tục mở rộng hoàn thiện kiến trúc tảng phần cứng cấu hình lại đồng thời cho lớp truyền thơng lớp tính tốn NoC FPGA để tạo hệ thống cấu hình lại hồn chỉnh có tính linh hoạt khả thích nghi cao với tất yêu cầu thay đổi ứng dụng Mở rộng xem xét toán ánh xạ với nhiều tác vụ lên PE để tiết kiệm tài nguyên tối ưu hiệu truyền thơng Ngồi ra, thuật tốn ánh xạ lại cần xem xét để giải vấn đề phân mảnh PE mà ứng dụng rời hệ thống không liền kề 86 DANH MỤC CÁC CƠNG TRÌNH ĐÃ CƠNG BỐ CỦA LUẬN ÁN [TC1] Nguyen Van Cuong, Pham Ngoc Nam (2015), “A Deadlock free NoC Router Architecture with Irregular Virtual Channel”, Journal of Science and Technology, Vol 53, No.2C, pp 89-102 [TC2] Nguyễn Văn Cường, Trần Thanh, Phạm Ngọc Nam (2015), “Xây dựng mơ hình cấu hình lại phần động cho mạng chip FPGA”, Tạp chí Khoa học Cơng nghệ Đại học Đà Nẵng, số 11(96).2015, 1, trang 91-95 [HN1] Nguyen Van Cuong, Cao Ba Cuong, Pham Ngoc Nam (2015), “Design of a Low Latency Network Interface using Dual Buffer for Network on Chip”, in 2015 International Conference on Communications, Management and Telecommunications (ComManTel), Danang, Vietnam, pp 205 – 209 [HN2] Nguyen Van Cuong, Nguyen Trong Bang, Le Dinh Tuyen, Pham Ngoc Nam (2016), “Dynamic Mapping of Quality Adjustable Applications on NoC-based Reconfigurable Platforms”, in The 2016 International Conference on Advanced Technologies for Communications (ATC), Hanoi, Vietnam, pp 321–326 [TC3] Nguyen Van Cuong, Le Dinh Tuyen, Dao Vu Tuan, Tran Thanh Hai, Pham Ngoc Nam (2017), “Heuristics for Dynamic Mapping of Quality Adjustable Applications on NoC-based Reconfigurable Platforms”, The Journal of Science & Technology of Technical Universities (accepted) 87 TÀI LIỆU THAM KHẢO [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] [14] [15] Abdelfattah Mohamed S, Andrew Bitar, and Vaughn Betz (2015), "Take the highway: Design for embedded NoCs on FPGAs", in Proceedings of the 2015 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, pp 98–107 Agarwal Anant, Jason Miller, Jonathan Eastep, David Wentziaff, and Harshad Kasture (2009), "Self-aware computing", DTIC Document Altera "Software" [Online] Available: https://www.altera.com/products/designsoftware/overview.html Attia Brahim, Wissem Chouchene, Abdelkrim Zitouni, Abid Nourdin, and Rached Tourki (2010), "Design and implementation of low latency network interface for network on chip", in 2010 5th International Design and Test Workshop, pp 37–42 Attia Brahim, Wissem Chouchene, Abdelkrim Zitouni, and Rached Tourki (2011), "Network interface sharing for SoCs based NoC", in Communications, Computing and Control Applications (CCCA), 2011 International Conference on, pp 1–6 Baklouti Mouna, Ph Marquet, Jean-Luc Dekeyser, and Mohamed Abid (2015), "FPGA-based many-core System-on-Chip design" Microprocess Microsyst., vol 39, no 4, pp 302–312 Becker Daniel U (2012), "Efficient microarchitecture for network-on-chip routers", 2012 Stanford University, 2012 Becker Jrgen, Michael Hubner, Gerhard Hettich, Rainer Constapel, Joachim Eisenmann, and Jrgen Luka (2007), "Dynamic and partial FPGA exploitation" Proc IEEE, vol 95, no 2, pp 438–452 Benini Luca and Giovanni De Micheli (2002), "Networks on chips: a new SoC paradigm" Computer (Long Beach Calif)., vol 35, no 1, pp 70–78 Carvalho Ewerson, Ney Calazans, and Fernando Moraes (2007), "Heuristics for dynamic task mapping in NoC-based heterogeneous MPSoCs", in 18th IEEE/IFIP International Workshop on Rapid System Prototyping (RSP‟07), pp 34–40 Chen Xuning and Li-Shiuan Peh (2003), "Leakage power modeling and optimization in interconnection networks", in Proceedings of the 2003 international symposium on Low power electronics and design, pp 90–95 Chou Chen-Ling and Radu Marculescu (2007), "Incremental run-time application mapping for homogeneous NoCs with multiple voltage levels", in Proceedings of the 5th IEEE/ACM international conference on Hardware/software codesign and system synthesis, pp 161–166 Chou Chen-Ling and Radu Marculescu (2008), "User-aware dynamic task allocation in networks-on-chip", in 2008 Design, Automation and Test in Europe, pp 1232–1237 Chou Chen Ling, Umit Y Ogras, and Radu Marculescu (2008), "Energy- and performance-aware incremental mapping for networks on chip with multiple voltage levels" IEEE Trans Comput Des Integr Circuits Syst., vol 27, no 10, pp 1866–1879 Chouchene Wissem, Brahim Attia, Abdelkrim Zitouni, Nouredine Abid, and 88 [16] [17] [18] [19] [20] [21] [22] [23] [24] [25] [26] [27] [28] [29] [30] [31] Rached Tourki (2011), "A low power network interface for network on chip", in Systems, Signals and Devices (SSD), 2011 8th International Multi-Conference on, pp 1–6 Chu Pong P (2011), FPGA prototyping by VHDL examples: Xilinx Spartan-3 version John Wiley & Sons Chu Pong P (2011), FPGA prototyping by Verilog examples: Xilinx Spartan-3 version John Wiley & Sons Compton Katherine and Scott Hauck (2002), "Reconfigurable computing: a survey of systems and software" ACM Comput Surv., vol 34, no 2, pp 171–210 Dally William J (1990), "Performance analysis of k-ary n-cube interconnection networks" IEEE Trans Comput., vol 39, no 6, pp 775–785 Dally William J (1992), "Virtual-channel flow control" IEEE Trans Parallel Distrib Syst., vol 3, no 2, pp 194–205 Dally William J and Charles L Seitz (1987), "Deadlock-free message routing in multiprocessor interconnection networks" IEEE Trans Comput., vol 100, no 5, pp 547–553 Dally William J and Brian Towles (2001), "Route packets, not wires: on-chip interconnection networks", in Design Automation Conference, 2001 Proceedings, pp 684–689 Daneshtalab Masoud, Masoumeh Ebrahimi, Pasi Liljeberg, Juha Plosila, and Hannu Tenhunen (2012), "Memory-efficient on-chip network with adaptive interfaces" IEEE Trans Comput Des Integr Circuits Syst., vol 31, no 1, pp 146–159 Davis Don, Srinivas Beeravolu, and Ranjesh Jaganathan (2005), "Hardware/Software Codesign for platforms FPGA" Xilinx Inc Dick Robert P, David L Rhodes, and Wayne Wolf (1998), "TGFF: task graphs for free", in Proceedings of the 6th international workshop on Hardware/software codesign, pp 97–101 Farooq Umer, Zied Marrakchi, and Habib Mehrez (2012), "FPGA architectures: An overview", in Tree-based Heterogeneous FPGA Architectures, Springer, pp 7– 48 Fazzino Fabrizio, Maurizio Palesi, and David Patti (2008), "Noxim: Network-onchip simulator" URL http//sourceforge net/projects/noxim Fernando Joseph, Dennis Dalessandro, Ananth Devulapalli, and Kevin Wohlever (2005), "Accelerated FPGA based encryption" New Mex USA Cray User Gr Ferrante Alberto, Simone Medardoni, and Davide Bertozzi (2008), "Network interface sharing techniques for area optimized NoC architectures", in Digital System Design Architectures, Methods and Tools, 2008 DSD‟08 11th EUROMICRO Conference on, pp 10–17 Flasskamp Martin, Gregor Sievers, Johannes Ax, Christian Klarhorst, Thorsten Jungeblut, Wayne Kelly, Michael Thies, and Mario Porrmann (2016), "Performance estimation of streaming applications for hierarchical MPSoCs", in Proceedings of the 2016 Workshop on Rapid Simulation and Performance Evaluation: Methods and Tools, p Gary Michael R and David S Johnson (1979), "Computers and Intractability: A Guide to the Theory of NP-completeness", 1979 WH Freeman and Company, New York, 1979 89 [32] Gebali Fayez, Haytham Elmiligi, and Mohamed Watheq El-Kharashi (2011), Networks-on-chips: theory and practice CRC press [33] Ghanbari M, D Crawford, M Fleury, E Khan, J Woods, H Lu, and R Razavi (2006), "Future performance of video codecs" Video Netw Lab (November 2006) [34] Haghbayan Mohammad-Hashem, Anil Kanduri, Amir-Mohammad Rahmani, Pasi Liljeberg, Axel Jantsch, and Hannu Tenhunen (2015), "Mappro: Proactive runtime mapping for dynamic workloads by quantifying ripple effect of applications on networks-on-chip", in Proceedings of the 9th International Symposium on Networks-on-Chip, p 26 [35] Hennessy John L and David A Patterson (2011), Computer architecture: a quantitative approach Elsevier [36] Holsmark Rickard, Alf Johansson, and Shashi Kumar (2004), "On connecting cores to packet switched on-chip networks: A case study with microblaze processor cores", in 7th IEEE workshop DDECS, vol [37] Hou Ning, Duoli Zhang, Gaoming Du, Yukun Song, and Haihua Wen (2009), "Design and performance evaluation of virtual-channel based NoC", in 2009 3rd International Conference on Anti-counterfeiting, Security, and Identification in Communication, pp 294–298 [38] Hsiao Pei-Yung, Shih-Yu Lin, and Shih-Shinh Huang (2015), "An FPGA based human detection system with embedded platform" Microelectron Eng., vol 138, pp 42–46 [39] Hu Jingcao and Radu Marculescu (2003), "Energy-aware mapping for tile-based NoC architectures under performance constraints", in Proceedings of the 2003 Asia and South Pacific Design Automation Conference, pp 233–239 [40] Hu Jingcao and Radu Marculescu (2004), "Application-specific buffer space allocation for networks-on-chip router design", in Proceedings of the 2004 IEEE/ACM International conference on Computer-aided design, pp 354–361 [41] Hubner Michael, Lars Braun, Diana Gohringer, and Jurgen Becker (2008), "Runtime reconfigurable adaptive multilayer network-on-chip for FPGA-based systems", in Parallel and Distributed Processing, 2008 IPDPS 2008 IEEE International Symposium on, pp 1–6 [42] Insights Global Market "FPGA market size by application" [Online] Available: https://www.gminsights.com/industry-analysis/embedded-system-market [43] Jain Abhishek Kumar, Khoa Dang Pham, Jin Cui, Suhaib A Fahmy, and Douglas L Maskell (2014), "Virtualized execution and management of hardware tasks on a hybrid ARM-FPGA platform" J Signal Process Syst., vol 77, no 1–2, pp 61–76 [44] Jantsch Axel and Hannu Tenhunen (2002), "Network on chip", in Proceedings of the Conference Radio vetenskap och Kommunication, Stockholm [45] Jantsch Axel and Hannu Tenhunen (2003), Networks on chip., vol 38 Springer [46] Khan Gul N and Victor Dumitriu (2009), "Simulation environment for design and verification of Network-on-Chip and multi-core systems", in 2009 IEEE International Symposium on Modeling, Analysis & Simulation of Computer and Telecommunication Systems, pp 1–9 [47] Kim Daewook, Manho Kim, and Gerald E Sobelman (2006), "NIUGAP: low latency network interface architecture with gray code for networks-on-chip", in 2006 IEEE International Symposium on Circuits and Systems, pp 90 [48] Kim Dong-Jin, Yeon-Jeong Ju, and Young-Seak Park (2015), "An Implementation of SoC FPGA-based Real-time Object Recognition and Tracking System" IEMEK J Embed Syst Appl., vol 10, no 6, pp 363–372 [49] Kumar Rakesh, Dean M Tullsen, Parthasarathy Ranganathan, Norman P Jouppi, and Keith I Farkas (2004), "Single-ISA heterogeneous multi-core architectures for multithreaded workload performance" ACM SIGARCH Comput Archit News, vol 32, no 2, p 64 [50] Kumar Shashi, Axel Jantsch, J-P Soininen, Martti Forsell, Mikael Millberg, Johny Oberg, Kari Tiensyrja, and Ahmed Hemani (2002), "A network on chip architecture and design methodology", in VLSI, 2002 Proceedings IEEE Computer Society Annual Symposium on, pp 105–112 [51] Kundu P (2006), "On-die interconnects for next generation cmps", in Workshop on On-and Off-Chip Interconnection Networks for Multicore Systems (OCIN) [52] Le Hung T, Hai N Nguyen, Nam Pham Ngoc, Anh T Pham, Hoa Le Minh, and Truong Cong Thang (2015), "Quality-driven bitrate adaptation method for HTTP live-streaming", in 2015 IEEE International Conference on Communication Workshop (ICCW), pp 1771–1776 [53] Lei Tang and Shashi Kumar (2003), "Algorithms and tools for network on chip based system design", in Integrated Circuits and Systems Design, 2003 SBCCI 2003 Proceedings 16th Symposium on, pp 163–168 [54] Leibo L I U, WANG Dong, CHEN Yingjie, Z H U Min, Y I N Shouyi, and W E I Shaojun (2016), "An Implementation of Multiple-Standard Video Decoder on a Mixed-Grained Reconfigurable Computing Platform" IEICE Trans Inf Syst., vol 99, no 5, pp 1285–1295 [55] Liang Jian, Sriram Swaminathan, and Russell Tessier (2000), "aSOC: A scalable, single-chip communications architecture", in Parallel Architectures and Compilation Techniques, 2000 Proceedings International Conference on, pp 37– 46 [56] Lin Liang-Yu, Cheng-Yeh Wang, Pao-Jui Huang, Chih-Chieh Chou, and Jing-Yang Jou (2005), "Communication-driven task binding for multiprocessor with latency insensitive network-on-chip", in Proceedings of the ASP-DAC 2005 Asia and South Pacific Design Automation Conference, 2005., vol 1, pp 39–44 [57] Lu Ye, John V McCanny, and Sakir Sezer (2011), "Exploring Virtual-Channel architecture in FPGA based Networks-on-Chip.", in SoCC, pp 302–307 [58] Luo Junwen, Graeme Coapes, Terrence Mak, Tadashi Yamazaki, Chung Tin, and Patrick Degenaar (2016), "Real-Time Simulation of Passage-of-Time Encoding in Cerebellum Using a Scalable FPGA-Based System" IEEE Trans Biomed Circuits Syst., vol 10, no 3, pp 742–753 [59] Manolache Sorin, Petru Eles, and Zebo Peng (2005), "Fault and energy-aware communication mapping with guaranteed latency for applications implemented on NoC", in Proceedings of the 42nd annual Design Automation Conference, pp 266– 269 [60] Marescaux Théodore, Andrei Bartic, Dideriek Verkest, Serge Vernalde, and Rudy Lauwereins (2002), "Interconnection networks enable fine-grain dynamic multitasking on FPGAs", in International Conference on Field Programmable Logic and Applications, pp 795–805 91 [61] Marwedel Peter, Jürgen Teich, Georgia Kouveli, Iuliana Bacivarov, Lothar Thiele, Soonhoi Ha, Chanhee Lee, Qiang Xu, and Lin Huang (2011), "Mapping of applications to MPSoCs", in Proceedings of the seventh IEEE/ACM/IFIP international conference on Hardware/software codesign and system synthesis, pp 109–118 [62] Mello Aline, Leonel Tedesco, Ney Calazans, and Fernando Moraes (2005), "Virtual channels in networks on chip: implementation and evaluation on hermes NoC", in Proceedings of the 18th annual symposium on Integrated circuits and system design, pp 178–183 [63] Meroni Alessandro, Vincenzo Rana, Marco Santambrogio, and Donatella Sciuto (2008), "A requirements-driven reconfigurable SoC communication infrastructure design flow", in Electronic Design, Test and Applications, 2008 DELTA 2008 4th IEEE International Symposium on, pp 405–409 [64] Mori Kenichi, Adam Esch, Abderazek Ben Abdallah, and Kenichi Kuroda (2010), "Advanced design issues for OASIS network-on-chip architecture", in Broadband, Wireless Computing, Communication and Applications (BWCCA), 2010 International Conference on, pp 74–79 [65] Murali Srinivasan, Martijn Coenen, Andrei Radulescu, Kees Goossens, and Giovanni De Micheli (2006), "A methodology for mapping multiple use-cases onto networks on chips", in Proceedings of the conference on Design, automation and test in Europe: Proceedings, pp 118–123 [66] Murali Srinivasan and Giovanni De Micheli (2004), "Bandwidth-constrained mapping of cores onto NoC architectures", in Proceedings of the conference on Design, automation and test in Europe-Volume 2, pp 1–6 [67] Ngoc Nam Pham, Gauthier Lafruit, Geert Deconinck, and Rudy Lauwereins (2002), "A fast QoS adaptation algorithm for MPEG-4 multimedia applications", in International Workshop on Interactive Distributed Multimedia Systems and Telecommunication Services, pp 92–105 [68] Ngoc Nam Pham, Gauthier Lafruit, Jean-Yves Mignolet, Geert Deconinck, and Rudy Lauwereins (2004), "QOS Aware HW/SW Partitioning on Run-time Reconfigurable Multimedia Platforms.", in ERSA, pp 84–92 [69] Ngoc N Pham, G Lafruit, S Vernalde, and R Lauwereins (2002), "Real-Time 3D Applications on Mobile Platforms With Run-Time Reconfigurable Hardware Accelerator", pp 25–29 [70] Ngoc N Pham, W van Raemdonck, Gauthier Lafruit, Geert Deconinck, and Rudy Lauwereins (2002), "A qos framework for interactive 3d applications", in 10th Int Conf in Central Europe on Computer Graphics, Visualization and Computer Vision (WSCG-2002), pp 317–325 [71] Nguyen Son Truong and Shigeru Oyanagi (2010), "The design of on-the-fly virtual channel allocation for low cost high performance on-chip routers", in Networking and Computing (ICNC), 2010 First International Conference on, pp 88–94 [72] Ni Lionel M and Philip K McKinley (1993), "A survey of wormhole routing techniques in direct networks" Computer (Long Beach Calif)., vol 26, no 2, pp 62–76 [73] Orsila Heikki, Tero Kangas, Erno Salminen, Timo D Hämäläinen, and Marko Hännikäinen (2007), "Automated memory-aware application distribution for multiprocessor system-on-chips" J Syst Archit., vol 53, no 11, pp 795–815 92 [74] Ost Luciano, Gabriel Marchesan Almeida, Marcelo Mandelli, Eduardo Wachter, Sameer Varyani, Gilles Sassatelli, Leandro Soares Indrusiak, Michel Robert, and Fernando Moraes (2011), "Exploring heterogeneous NoC-based MPSoCs: From FPGA to high-level modeling", in 6th International Workshop on Reconfigurable Communication-Centric Systems-on-Chip, ReCoSoC 2011 - Proceedings, pp 1–8 [75] Pang Ke, Virginie Fresse, Suying Yao, and Otavio Alcantara De Lima (2015), "Task mapping and mesh topology exploration for an FPGA-based network on chip" Microprocess Microsyst., vol 39, no 3, pp 189–199 [76] Radulescu Andrei, John Dielissen, Kees Goossens, Edwin Rijpkema, and Paul Wielage (2004), "An efficient on-chip network interface offering guaranteed services, shared-memory abstraction, and flexible network configuration", in Design, Automation and Test in Europe Conference and Exhibition, 2004 Proceedings, vol 2, pp 878–883 [77] Rana Vincenzo, Srinivasan Murali, David Atienza, Marco Domenico Santambrogio, Luca Benini, and Donatella Sciuto (2009), "Minimization of the reconfiguration latency for the mapping of applications on FPGA-based systems", in Proceedings of the 7th IEEE/ACM international conference on Hardware/software codesign and system synthesis, pp 325–334 [78] Research Grand View "FPGA Market" [Online] Available: http://www.grandviewresearch.com/industry/semiconductors [79] Rhee Chae-Eun, Han-You Jeong, and Soonhoi Ha (2004), "Many-to-many coreswitch mapping in 2-D mesh NoC architectures", in Computer Design: VLSI in Computers and Processors, 2004 ICCD 2004 Proceedings IEEE International Conference on, , pp 438–443 [80] Sahu Pradip Kumar and Santanu Chattopadhyay (2013), "A survey on application mapping strategies for network-on-chip design" J Syst Archit., vol 59, no 1, pp 6076 [81] dos Santos Israel Mendonỗa, Felipe M G Franỗa, and Victor Goulart (2014), "Performance of Low Buffer Resource Flexible Router for NoCs", in in The Ninth International Conference on Systems and Networks Communications, pp 35–41 [82] Schelle Graham and Dirk Grunwald (2006), "Onchip interconnect exploration for multicore processors utilizing FPGAs", in 2nd Workshop on Architecture Research using FPGA Platforms, pp 1–4 [83] Sethuraman Balasubramanian and Ranga Vemuri (2006), "Multi2 Router: A Novel Multi Local Port Router Architecture With Broadcast Facility For FPGA-Based Networks-On-Chip", in 2006 International Conference on Field Programmable Logic and Applications, pp 1–4 [84] Shang Li and Niraj K Jha (2002), "Hardware-software co-synthesis of low power real-time distributed embedded systems with dynamically reconfigurable FPGAs", in Proceedings of the 2002 Asia and South Pacific Design Automation Conference, pp 345 [85] Singh Amit Kumar, Thambipillai Srikanthan, Akash Kumar, and Wu Jigang (2010), "Communication-aware heuristics for run-time task mapping on NoC-based MPSoC platforms" J Syst Archit., vol 56, no 7, pp 242–255 [86] Singhal Love and Elaheh Bozorgzadeh (2006), "Multi-layer floorplanning on a sequence of reconfigurable designs", in 2006 International Conference on Field Programmable Logic and Applications, pp 1–8 93 [87] Sironi Filippo, Marco Triverio, Henry Hoffmann, Martina Maggio, and Marco D Santambrogio (2010), "Self-aware adaptation in FPGA-based systems", in 2010 International Conference on Field Programmable Logic and Applications, pp 187– 192 [88] Stuijk Sander, Marc Geilen, and Twan Basten (2006), "SDF3: SDF For Free.", in ACSD, vol 6, pp 276–278 [89] Trimberger Stephen M (2015), "Three ages of FPGAs: a retrospective on the first thirty years of FPGA technology" Proc IEEE, vol 103, no 3, pp 318–331 [90] Vestias Mario and Horácio Neto (2014), "Trends of cpu, gpu and fpga for highperformance computing", in 2014 24th International Conference on Field Programmable Logic and Applications (FPL), pp 1–6 [91] Wiegand Thomas, Heiko Schwarz, Anthony Joch, Faouzi Kossentini, and Gary J Sullivan (2003), "Rate-constrained coder control and comparison of video coding standards" IEEE Trans circuits Syst video Technol., vol 13, no 7, pp 688–703 [92] Wildermann Stefan, Tobias Ziermann, and Jürgen Teich (2009), "Run time mapping of adaptive applications onto homogeneous NoC-based reconfigurable architectures", in Field-Programmable Technology, 2009 FPT 2009 International Conference on, , pp 514–517 [93] Wu Dong, Bashir M Al-Hashimi, and Petru Eles (2003), "Scheduling and mapping of conditional task graph for the synthesis of low power embedded systems" IEE Proceedings-Computers Digit Tech., vol 150, no 5, pp 262–273 [94] Xilinx "Software" [Online] Available: https://www.xilinx.com/products/designtools/ise-design-suite.html [95] Xilinx "Basic FPGA Architecture (Virtex-6)" [Online] Available: www.xilinx.com/training/downloads/virtex-6-slice-and-io-resources.pptx [96] Xilinx "FPGA Families" [Online] Available: https://www.xilinx.com/products/silicon-devices/fpga.html [97] Xilinx "Partial Reconfiguration User Guide - UG702" [Online] Available: http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_5/ug702.pdf [98] Xilinx "LogiCORE IP AXI HWICAP (v2.02.a)" [Online] Available: http://www.xilinx.com/support/documentation/ip_documentation/axi_hwicap/v2_0 3_a/ds817_axi_hwicap.pdf [99] Xilinx "LogiCORE IP XPS HWICAP (v5.00a)" [Online] Available: http://www.xilinx.com/support/documentation/ip_documentation/xps_hwicap.pdf [100] Ye Terry Tao, Giovanni De Micheli, and Luca Benini (2002), "Analysis of power consumption on switch fabrics in network routers", in Proceedings of the 39th annual Design Automation Conference, pp 524–529