Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

63 10 0
Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

Thông tin tài liệu

TR B GIÁO D C VÀ ÀO T O NG I H C BÁCH KHOA HÀ N I TR N C CHÍNH NGHIÊN C U VÀ THI T K B CHUY N I ETHERNET-E1 TRÊN CÔNG NGH FPGA Chuyên ngành : K thu t Truy n thông LU N V N TH C S K THU T K THU T TRUY N THÔNG NG I H NG D N KHOA H C TS Ph m Thành Công Hà N i – 2014 M CL C L I CAM OAN DANH M C CÁC KÝ HI U, CÁC CH VI T T T DANH M C B NG BI U DANH M C CÁC HÌNH V , TH M U Ch ng T NG QUAN 10 1.1 T ng quan v k thu t Ethernet – over – PDH (EoPDH) 10 1.1.1 C u trúc khung Ethernet 10 1.1.2 C u trúc khung E1 12 1.1.3 C u trúc khung GFP 15 1.1.4 K thu t Frame encapsulation 16 1.1.5 K thu t Mapping 18 1.2 Lí l a ch n cơng ngh FPGA 19 Ch ng THI T K B CHUY N I ETHERNET – E1 TRÊN CÔNG NGH FPGA 21 2.1 Thi t k b chuy n i Ethernet – E1 FPGA 21 2.2 Kh i thu phát Ethernet (PHY Ethernet) 22 2.3 Kh i kh i t!o (Initmodule) 23 2.4 Kh i Txmodule 25 2.4.1 Kh i nl_frame 25 2.4.3 Kh i Write Control Signals genetator 30 2.4.4 Kh i GFP Header Ethernet Signals mapper 34 2.4.5 Kh i Read Control Signals genetator 37 2.4.6 Kh i E1_frame 39 2.5 Kh i giao ti p lu"ng E1 (LIU) 41 2.6 Kh i Rxmodule 41 2.6.1 Khôi ph#c d$ li u %nh th&i 41 2.6.2.Kh i E1_deframe 45 2.6.3.Kh i Gfp_deframe 47 2.6.4.Kh i "ng b khung GFP 48 2.6.5.Kh i t!o tín hi u i u n ghi RAM 49 2.6.6.Kh i t!o tín hi u i u n 2.6.7.Kh i chuy n c RAM óng khung Ethernet 49 i d$ li u bít thành chu'n MII 51 2.7 K t qu( mô ph)ng h th ng 52 Ch ng K T QU VÀ ÁNH GIÁ 54 3.1 S " kh i thi t k ph*n c+ng 54 3.1.1 S " kh i 54 3.1.2 S " nguyên lý 55 3.2 K t qu( th, nghi m m!ch hoàn ch-nh 60 3.2.1 Mô hình th, nghi m th c t 60 3.2.2 K t lu n ki n ngh% 60 TÀI LI U THAM KH O 62 L I CAM OAN Tơi cam oan ây cơng trình nghiên c+u c.a riêng Các s li u k t qu( nêu lu n v/n trung th c ch a t0ng 1c công b b t k2 cơng trình khác TÁC GI LU3N V4N Tr*n +c Chính DANH M C CÁC KÝ HI U, CÁC CH STT Vi t t t VI T T T Ti ng Anh Ti ng Vi t CAS Channel Associated Signalling Báo hi u kênh riêng CRC Cyclic Redundancy Check Ki m tra d vòng DCO Digital Control Oscillator B DHCP Dynamic Host Configuration Protocol Giao th+c c u hình EoPDH Ethernet over PDH Truy n ethernet n n h! t*ng PDH HDLC High-Level Data Link i u n dao ng s ng máy ch i u n liên k t d$ li u m+c cao Control MAC Media Access Control i u n truy nh p MII MLT-3 Media Independent Interface Multi-Level Transmit Chu'n giao di n giao ti p d$ li u IP m+c v t lý Mã truy n d$ li u a m+c (M t lo!i mã &ng dây) 10 NRZ Non Return to Zero Mã &ng dây mà m+c tín hi u không quay tr l!i m+c 11 NRZI Non Return to Zero Inverted M t lo!i mã NRZ) 12 GFP Generic Framing Procedure Thu t tốn óng khung chung 13 PDH Plesiochronous Digital &ng dây ( (o c.a mã K thu t phân c p s c n "ng b Hierarchy 14 SDH Synchronous Digital Hierarchy K thu t phân c p s "ng b DANH M C B NG BI U B(ng 2.1 Mô t( giao di n kh i InitModule 23 B(ng 2.2 Tham s th&i gian tín hi u reset cho kh i PHY Ethernet 24 B(ng 2.3 Mô t( giao di n kh i nl_frame 25 DANH M C CÁC HÌNH V , TH Hình 1.1 C u trúc khung d$ li u Ethernet 10 Hình 1.2 C u trúc khung d$ li u c.a lu"ng E1 12 Hình 1.3 C u trúc a khung c.a lu"ng E1 13 Hình 1.4 Các bit ch+c n/ng CRC c.a lu"ng E1 14 Hình 1.5 C u trúc khung GFP 15 Hình 1.6 So sánh khung d$ li u HDLC GFP 17 Hình 1.7 Quá trình mapping d$ li u t0 khung GPF vào khung E1 18 Hình 2.1 S " kh i thi t k b chuy n i E1-Ethernet 21 Hình 2.2 Gi(n " th&i gian tín hi u thu phát v t lý Ethernet 22 Hình 2.3 Kh i kh i t!o i u ki n ban *u 23 Hình 2.4 Gi(n " th&i gian tín hi u reset cho kh i PHY Ethernet 24 Hình 2.5 Kh i phân tích khung Ethernet 25 Hình 2.6 K t qu( mơ ph)ng th c hi n kh i nl_frame 28 Hình 2.7 S " thi t k kh i ghép kênh GFP 29 Hình 2.8 L u " thu t tốn t!o tín hi u i u n ghi RAM 31 Hình 2.9 Mơ ph)ng th c hi n thu t tốn t!o tín hi u i u n ghi RAM 33 Hình 2.10 C u trúc d$ li u khung GFP 34 Hình 2.11 L u " thu t toán th c hi n ghép kênh GFP 35 Hình 2.12 Mơ ph)ng th c hi n thu t toán GFP 36 Hình 2.13 Thu t tốn t!o tín hi u i u n c RAM 38 Hình 2.14 Mơ ph)ng tín hi u i u n c Ram 38 Hình 2.15 S " kh i ghép kênh E1_frame 39 Hình 2.16 Mơ ph)ng th c hi n t!o xung %nh th&i cho kh i E1_frame 39 Hình 2.17 Mơ ph)ng th c hi n ghép kênh E1_frame 40 Hình 2.18 Mô ph)ng d$ li u E1 chuy n thành chu5i bít n i ti p t c E1 41 Hình 2.19 Q trình khơi ph#c d$ li u %nh th&i 42 Hình 2.20 Tín hi u ã 1c khơi ph#c khơng có nhi6u 42 Hình 2.21 Tín hi u ã 1c khơi ph#c có nhi6u 43 Hình 2.22 *u b l c trung bình c.a tín hi u khơng có nhi6u 43 Hình 2.23 *u b l c trung bình c.a tín hi u có nhi6u 43 Hình 2.24 Khôi ph#c %nh th&i DPLL 44 Hình 2.25 S " nguyên lý làm vi c b tách sóng pha 45 Hình 2.26 Mơ ph)ng kh i khôi ph#c %nh th&i 45 Hình 2.27 S " thi t k kh i E1_deframe 45 Hình 2.28 Thu t tốn th c hi n "ng b khung E1 46 Hình 2.29 S " thi t k kh i GFP_deframe 47 Hình 2.30 Mô ph)ng th c hi n "ng b GFP_Deframe 48 Hình 2.31 Mơ ph)ng t!o tín hi u i u n ghi RAM 49 Hình 2.32 L u " thu t toán i u n tín hi u c Ram ghép khung Ethernet 49 Hình 2.33 Mơ ph)ng t!o tín hi u c Ram óng khung Ethernet 51 Hình 2.34 Mơ ph)ng th c hi n chuy n i bít thành nible bit 52 Hình 2.35 Mơ ph)ng *u vào *u c.a h th ng E1_Ethernet 53 Hình 3.1 S " kh i b chuy n Hình 3.2 S " nguyên lý t ng quát 55 Hình 3.3 S " nguyên lý m!ch giao ti p lu"ng E1 55 Hình 3.4 S " nguyên lý m!ch FPGA 56 Hình 3.5 S " nguyên lý m!ch thu phát Ethernet 57 Hình 3.6 S " nguyên lý m!ch ngu"n 58 i Ethernet-E1 54 Hình 3.7 M!ch in PCB 58 Hình 3.8 M!ch l7p ráp hoàn ch-nh 59 Hình 3.9 Mơ hình th, nghi m th c t 60 M U Trong b i c(nh nhu c*u s phát tri n công ngh thông tin m!nh m8 nh hi n nay, h th ng m!ng truy n d9n óng vai trị c c k2 quan tr ng x ng s ng c.a b t k2 h th ng thông tin H th ng m!ng l :i truy n d9n v:i ch+c n/ng truy n t(i d$ li u ngày ph(i áp +ng 1c yêu c*u nh dung l 1ng l:n, tính th&i gian th c c.a d%ch v# tho!i, video…c.a h th ng +ng d#ng áp +ng truy n thông công ngh thông tin 1c nhu c*u s, d#ng d%ch v# ngày cao, công ngh truy n d9n c;ng phát tri n không ng0ng a d!ng Hi n c s h! t*ng m!ng truy n d9n c.a n :c ta ch y u v9n d a n n m!ng truy n d9n s, d#ng công ngh PDH SDH; thi t b% cung c p d%ch v# truy n th ng nh t ng ài, vi ba lu"ng …k t n i v:i m!ng truy n d9n theo chu'n E1 Tuy nhiên, thi t b% cung c p d%ch v# hi n !i nh truy n hình, voice IP … ngày u 1c thi t k theo chu'n IP không th k t n i tr c ti p v:i h th ng truy n d9n theo chu'n E1 Nh v y, nhu c*u c*n ph(i chuy n Ethernet sang giao di n E1 thi t b% *u cu i IP s, d#ng truy n d9n hi n c c k2 c*n thi t Do ó tơi ch n k b chuy n 1c n n t(ng m!ng tài “Nghiên c u thi t i Ethernet - E1 công ngh FPGA” v:i m#c ích thi t k 1c m t thi t b% bi n d#ng i t0 giao di n thi t b% *u cu i v:i giao di n IP s, i trung gian 1c c s h! t*ng m!ng truy n d9n chu'n E1 hi n có Bên c!nh ó, ây c;ng c h i cho b(n thân tôi, ng &i làm công tác nghiên c+u m t c s nghiên c+u n :c, có th làm ch áp d#ng cơng ngh hi n !i vào thi t k s(n xu t thi t b% vi6n thông Lu n v/n Ch 1c chia làm ch ng: ng T ng quan Trình bày t ng quan, ng7n g n v k thu t Ethernet – over – PDH v n liên quan Ch ng Thi t k b chuy n i Ethernet-E1 công ngh FPGA Trong ch ng này, tr :c h t phân tích t(ng ph*n c+ng FPGA cho thi t k K a tiêu chí n, c s lý thuy t l a ch n n n ch ng 1, xây " kh i chi ti t, l p trình mơ ph)ng kh i ch+c n/ng FPGA, k d ng s thu t x, lý s , l u " thu t toán c;ng nh k t qu( mô ph)ng công c# thi t k Ch ng K t qu ánh giá Trình bày c# th s " kh i, s " nguyên lý, s " m!ch in c.a thi t k hoàn ch-nh So sánh k t qu( mô ph)ng k t qu( th c nghi m c.a thi t b% giá k t qu( nghiên c+u, tính +ng d#ng kh( thi c.a tài ánh signals Generator); kh i t!o byte mào *u c.a khung Ethernet ghép d$ li u v:i byte mào *u ó (Ethernet Header Mux) D$ li u GFP_Data thu khung GFP 1c t0 kh i E1_deframe 1c a vào kh i "ng b tách byte mào *u c.a khung GFP, tính tốn t(i tr ng d$ li u khung GFP a tín hi u "ng b kích ho!t kh i t!o tín hi u i u n ghi d$ li u sau ã tách byte mào *u vào b nh: Ram B t!o tín hi u i u n 1c c s8 c/n c+ vào s byte d$ li u Ethernet thu c d$ li u t0 b nh: Ram, "ng th&i i u t!o tín hi u i u n n kh i t!o byte mào *u Ethernet kh i ghép d$ li u Ethernet v:i byte mào *u ó K t qu( khôi ph#c 1c khung Ethernet ã phát d :i d!ng byte n i ti p Sau ây thu t toán th c hi n c# th t0ng kh i 2.6.4.Kh$i +ng b khung GFP D$ li u GFP_Data d$ li u 1c ghi vào m t ghi d%ch “buff” byte n i ti p, 1c d%ch trái Th c hi n tính toán cHEC t0 byte Buff(3) Buff(2) theo thu t tốn Cyclic, sau ó so sánh cHEC v0a tìm 1c v:i hai byte Buff(1) Buff(0) N u hai giá tr% b=ng xác nh n "ng b khung GFP "ng th&i a s byte d$ li u Ethernet khung GFP ó t0 hai byte buff(3) buff(2), ngh>a eth_cnt = buff(3) & buff(2) D$ li u mơ ph)ng nh hình sau Hình 2.30 Mô ph)ng th c hi n "ng b GFP_Deframe Ta th y r=ng, lúc *u ch a ki m tra 1c t0 mã "ng b c.a khung GFP tr!ng thái “State” “Hunt”, ki m tra úng t0 mã cHec tr!ng thái state chuy n sang “presyn”, "ng th&i ch t chi u dài d$ li u Ethernet gfp_cnth = 70 úng nh d$ li u phát Mã cHec ti p theo v9n úng chuy n “state” sang tr!ng thái "ng b “Syn” 48 2.6.5.Kh$i t&o tín hi u i u n ghi RAM Khi h th ng ã "ng b khung GFP, th c hi n t/ng giá tr% tr) ghi wpointer lên m t n v% L u ý r=ng, c*n ph(i có thêm i u ki n eth_cnt khác m:i t/ng giá tr% tr) ghi b i n u eth_cnt b=ng byte thu 1c d$ li u IdleGFP Hình 2.31 Mơ ph)ng t!o tín hi u i u n ghi RAM K t qu( mơ ph)ng hình v8 ta th y, tr!ng thái "ng b GFP 1c thi t l p tr) ghi wpointer b7t *u t/ng theo m5i byte d$ li u 2.6.6.Kh$i t&o tín hi u i u n "c RAM óng khung Ethernet L u " thu t toán nh sau: START Ram empty? (rpointer = wpointer + 1) No If Byte_cnt = to Ethernet _len + 19 Then rpointer = rpointer + Counter byte _cnt: to ethernet _len + 19 Case byte _cnt: to : preamble : SFD to Ethernet _len + : Data Ethernet _len + to Ethernet _len + 19: IFGs Hình 2.32 L u " thu t tốn i u n tín hi u 49 c Ram ghép khung Ethernet Tr :c tiên ki m tra tr!ng thái c.a b nh: Ram xem có Empty hay không, ngh>a ki m tra i u ki n rpointer = wpointer + N u Ram không b% empty, th c hi n t/ng bi n 1c, n u bi n m s byte Ethernet thu m có giá tr% b=ng s byte Ethernet c ng v:i 19 byte, ngh>a i u kiên ethbytecnt = ethlenth + 19 th)a mãn kh i ng l!i bi n m Trong ó, 19 byte có ý ngh>a bao g"m 12 byte idle kho(ng cách gi$a hai khung Ethernet, byte preamble byte cho SFD N u ethbytecnt có giá tr% t0 n gán *u Eth_8 v:i byte d$ li u preamble (01010101), Ethbytecnt có giá tr% b=ng gán d$ li u Eth_8 v:i byte SFD (11010101), Ethbytecnt có giá tr% l:n h n nh) h n ho

Ngày đăng: 11/10/2022, 22:00

Hình ảnh liên quan

Hình 1.2 Cu trúc khung d$ l iu c.a lu"ng E1 - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 1.2.

Cu trúc khung d$ l iu c.a lu"ng E1 Xem tại trang 13 của tài liệu.
Hình 1.4 Các bit ch+c n/ng CRC c.a lu"ng E1 - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 1.4.

Các bit ch+c n/ng CRC c.a lu"ng E1 Xem tại trang 15 của tài liệu.
Trong hình 1.4 mơ t( ch+c n/ng các bit c.a khe th&i gian TS0 trong m5 ia khung g"m 16 khung - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

rong.

hình 1.4 mơ t( ch+c n/ng các bit c.a khe th&i gian TS0 trong m5 ia khung g"m 16 khung Xem tại trang 16 của tài liệu.
Hình 1.6 So sánh khung d$ l iu HDLC và GFP - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 1.6.

So sánh khung d$ l iu HDLC và GFP Xem tại trang 18 của tài liệu.
Hình 1.7 Quá trình mapping d$ l iu t0 khung GPF vào khung E1 - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 1.7.

Quá trình mapping d$ l iu t0 khung GPF vào khung E1 Xem tại trang 19 của tài liệu.
Hình 2.1 S " khi th it kb chuy ni E1-Ethernet - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.1.

S " khi th it kb chuy ni E1-Ethernet Xem tại trang 22 của tài liệu.
t!o ch làm v ic cho IC PHY. Tr :c tiên, th ch in reset IC PHY, cu hình ch - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

t.

!o ch làm v ic cho IC PHY. Tr :c tiên, th ch in reset IC PHY, cu hình ch Xem tại trang 25 của tài liệu.
2.4. Kh$i Txmodule - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

2.4..

Kh$i Txmodule Xem tại trang 26 của tài liệu.
Hình 2.8 Lu " th ut toán t!o tín h iu iu khi nghi RAM - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.8.

Lu " th ut toán t!o tín h iu iu khi nghi RAM Xem tại trang 32 của tài liệu.
Hình 2.9 Mơ ph)ng th ch in th ut toán t!o tín h iu iu khi nghi RAM K t qu( mô ph)ng nh  trên hình v8, khi có xung báo hi u eth_frame_start,  th c  hi n  ki m  tra  8  %a  ch-  ti p  theo  c.a  con  tr)  i u  khi n ghi  “wpointer”,  n u  - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.9.

Mơ ph)ng th ch in th ut toán t!o tín h iu iu khi nghi RAM K t qu( mô ph)ng nh trên hình v8, khi có xung báo hi u eth_frame_start, th c hi n ki m tra 8 %a ch- ti p theo c.a con tr) i u khi n ghi “wpointer”, n u Xem tại trang 34 của tài liệu.
Hình 2.10 Cu trúc d$ l iu khung GFP - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.10.

Cu trúc d$ l iu khung GFP Xem tại trang 35 của tài liệu.
Hình 2.11 Lu " th ut toán th ch in ghép kênh GFP - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.11.

Lu " th ut toán th ch in ghép kênh GFP Xem tại trang 36 của tài liệu.
Hình 2.14 Mô ph)ng các tín h iu iu khi nc Ram - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.14.

Mô ph)ng các tín h iu iu khi nc Ram Xem tại trang 39 của tài liệu.
Hình 2.13 Th ut tốn t!o tín h iu iu khi nc RAM - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.13.

Th ut tốn t!o tín h iu iu khi nc RAM Xem tại trang 39 của tài liệu.
Hình 2.15 S " khi ghép kênh E1_frame - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.15.

S " khi ghép kênh E1_frame Xem tại trang 40 của tài liệu.
Hình 2.17 Mơ ph)ng th ch in ghép kênh E1_frame - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.17.

Mơ ph)ng th ch in ghép kênh E1_frame Xem tại trang 41 của tài liệu.
Hình 2.18 Mơ ph)ng d$ l iu E1 chu yn thành chu5i bít ni ti p tc E1 - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.18.

Mơ ph)ng d$ l iu E1 chu yn thành chu5i bít ni ti p tc E1 Xem tại trang 42 của tài liệu.
Hình 2.28 Th ut tốn th ch in "ng b khung E1 - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.28.

Th ut tốn th ch in "ng b khung E1 Xem tại trang 47 của tài liệu.
Hình 2.29 S " thi tk khi GFP_deframe - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.29.

S " thi tk khi GFP_deframe Xem tại trang 48 của tài liệu.
K t qu( mô ph)ng hình v8 trên ta th y, khi tr!ng thái "ng b GFP 1c - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

t.

qu( mô ph)ng hình v8 trên ta th y, khi tr!ng thái "ng b GFP 1c Xem tại trang 50 của tài liệu.
Hình 2.33 Mơ ph)ng t!o tín hi uc Ram và óng khung Ethernet a, Mô ph)ng giai  o!n b7t *u khung a, Mô ph)ng giai  o!n b7t *u khung  - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.33.

Mơ ph)ng t!o tín hi uc Ram và óng khung Ethernet a, Mô ph)ng giai o!n b7t *u khung a, Mô ph)ng giai o!n b7t *u khung Xem tại trang 52 của tài liệu.
Hình 2.34 Mơ ph)ng th ch in chuy ni 8 bít thành nible 4 bit - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.34.

Mơ ph)ng th ch in chuy ni 8 bít thành nible 4 bit Xem tại trang 53 của tài liệu.
Hình 2.35 Mơ ph)ng *u vào và *u ra c.a h th ng E1_Ethernet - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 2.35.

Mơ ph)ng *u vào và *u ra c.a h th ng E1_Ethernet Xem tại trang 54 của tài liệu.
Hình 3. 3S " nguyên lý m!ch giao t ip lu"ng E1 - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 3..

3S " nguyên lý m!ch giao t ip lu"ng E1 Xem tại trang 56 của tài liệu.
M!ch s, d#ng IC giao t ip lu"ng E1 c.a hãng DALLAS và 1c cu hình - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

ch.

s, d#ng IC giao t ip lu"ng E1 c.a hãng DALLAS và 1c cu hình Xem tại trang 57 của tài liệu.
Hình 3.5 S " nguyên lý m!ch thu phát Ethernet - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 3.5.

S " nguyên lý m!ch thu phát Ethernet Xem tại trang 58 của tài liệu.
Hình 3.7 M!ch in PCB - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 3.7.

M!ch in PCB Xem tại trang 59 của tài liệu.
Hình 3.6 S " nguyên lý m!ch ngu"n - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 3.6.

S " nguyên lý m!ch ngu"n Xem tại trang 59 của tài liệu.
Hình 3.8 M!ch l7p ráp hoàn ch-nh - Nghiên cứu và thiết kế bộ chuyển đổi ethernet e1 trên công nghệ fpga

Hình 3.8.

M!ch l7p ráp hoàn ch-nh Xem tại trang 60 của tài liệu.

Tài liệu cùng người dùng

Tài liệu liên quan