Bài báo này trình bày phương pháp chênh lệch trong xấp xỉ và hiện thực hóa một số hàm phức tạp cho các hệ thống xử lý tín hiệu số. Việc sử dụng hàm xấp xỉ tuyến tính phân đoạn, kết hợp với phương pháp chênh lệch và tối ưu hóa tham số thiết kế cho phép hiện thực hóa phần cứng các hàm phức tạp này với hiệu quả sử dụng tài nguyên phần cứng cao. Mời các bạn cùng tham khảo!
+ӝL7KҧR4XӕF*LDYӅĈLӋQ7ӱ7UX\ӅQ7K{QJYj&{QJ1JKӋ7K{QJ7LQ (&,7 Hội Thảo Quốc Gia 2015 Điện Tử, Truyền Thông Công Nghệ Thông Tin (ECIT 2015) Phương Pháp Chênh Lệch Trong Hiện Thực Hóa Các Hàm Phức Tạp Trên ASIC Cho Các Hệ Thống DSP Sái Văn Thuận, Hồng Văn Phúc Trần Văn Khẩn Khoa Vơ tuyến Điện tử, Trường Đại học Kỹ thuật Lê Quý Đôn Số 236 Hoàng Quốc Việt, Hà Nội, Việt Nam Email: saivanthuan@gmail.com, phuchv@mta.edu.vn, khantv@mta.edu.vn hình Một cộng sử dụng để kết hợp hai phần để tính tốn xấp xỉ phần cứng cho hàm F(x) Tóm tắt—Bài báo trình bày phương pháp chênh lệch xấp xỉ thực hóa số hàm phức tạp cho hệ thống xử lý tín hiệu số Việc sử dụng hàm xấp xỉ tuyến tính phân đoạn, kết hợp với phương pháp chênh lệch tối ưu hóa tham số thiết kế cho phép thực hóa phần cứng hàm phức tạp với hiệu sử dụng tài nguyên phần cứng cao Các kết tối ưu hóa thực hóa tảng FPGA ASIC trình bày thảo luận báo D(x) x Từ khóa- DSP; phương pháp chênh lệch; FPGA; ASIC I. GIỚI THIỆU Hình Sơ đồ khối tổng quát phương pháp chênh lệch Như vậy, việc thiết kế phần cứng tính tốn hàm F(x) bao gồm hai phần việc tìm hàm xấp xỉ D(x) đơn giản phương diện thực thi phần cứng thiết kế (cũng tối ưu) bảng tra (LUT) hiệu Các thuật toán tối ưu thiết kế thường đưa để đạt dung hòa tốt mức độ phức tạp (và tốc độ xử lý) khối tính hàm D(x) phần LUT D(x) hàm (hay tổng nhiều hàm) bậc (gọi phương pháp chênh lệch tuyến tính), hàm bậc cao (gọi phương pháp chênh lệch bậc cao) Trong phương pháp chênh lệch tuyến tính, hàm D(x) hàm kết hợp nhiều đường tuyến tính phân đoạn Đây phương pháp hay sử dụng nhiều nghiên cứu gần ưu điểm hàm tuyến tính việc thực thi phần cứng đơn giản Trong đó, phương pháp chênh lệch bậc cao sử dụng hàm D(x) bậc hai cao hàm cho phép thực xấp xỉ với sai số thấp (khi giá trị hàm chênh lệch nhỏ hơn, dẫn tới kích thước bảng LUT nhỏ theo) lại làm tăng độ phức tạp phần cứng cho việc tính hàm bậc cao Việc lựa chọn hàm D(x) tùy thuộc vào yêu cầu ứng dụng DSP cụ thể Bài báo trình bày phương pháp chênh lệch (difference method) để thực hóa hàm toán học hệ thống DSP nhằm đáp ứng yêu cầu hiệu sử dụng tài nguyên phần cứng tốc độ xử lý Hơn nữa, báo hướng phát triển chủ đề Phần lại báo bố cục sau Phần II giới thiệu sơ lược phương pháp chênh lệch xấp xỉ hàm tốn học DSP Phần III mơ tả chi tiết việc ứng dụng phương pháp xấp xỉ số hàm cụ thể bao gồm hàm logarithm, hàm mũ hàm sine Trong phần IV, nhóm tác giả đề xuất qui trình tổng qt để thiết kế hàm toán học ứng dụng hệ thống DSP Cuối cùng, phần V phần kết luận báo III. ỨNG DỤNG PHƯƠNG PHÁP CHÊNH LỆCH THỰC HIỆN XẤP XỈ MỘT SỐ HÀM PHỨC TẠP TRONG DSP PHƯƠNG PHÁP CHÊNH LỆCH TRONG XẤP XỈ HÀM TOÁN HỌC PHỨC TẠP Trong báo này, chúng tơi tập trung trình bày phương pháp xấp xỉ hóa hàm logarithm (cùng với hàm mũ) hàm sine (ứng dụng tổ hợp tần số trực tiếp) sử dụng phương pháp chênh lệch tuyến tính Tuy nhiên, phương pháp trình bày áp dụng cho hàm khác Phương pháp chênh lệch sử dụng hàm xấp xỉ đơn giản ban đầu D(x) nhằm giảm độ phức tạp phần cứng bảng tra (LUT: Look-up Table) thể độ chênh lệch (Difference) hàm cần tính tốn F(x) với hàm D(x), mô tả ISBN: 978-604-67-0635-9 F(x) F(x) - D(x) (LUT) Nhiều ứng dụng xử lý tín hiệu số (DSP) (như nhận dạng tiếng nói, xử lý multimedia, xử lý ảnh dải động lớn, tổ hợp tần số theo phương pháp số…) địi hỏi việc tính tốn hàm tốn học phức tạp logarithm, mũ, hàm lượng giác Hơn nữa, hệ thống DSP thời gian thực, việc thực hàm trực tiếp phần cứng có ý nghĩa quan trọng nhằm đảm bảo tốc độ xử lý cao, đáp ứng yêu cầu xử lý thời gian thực Tuy nhiên, việc thực hóa trực tiếp phần cứng lại thường làm cho độ phức tạp phần cứng hệ thống tăng lên đáng kể so với phương pháp xử lý phần mềm Vì vậy, việc nghiên cứu, phát triển phương pháp thực thi hàm toán học có ý nghĩa nhằm đáp ứng yêu cầu ngày cao hệ thống DSP II. + 267 Hội+ӝL7KҧR4XӕF*LDYӅĈLӋQ7ӱ7UX\ӅQ7K{QJYj&{QJ1JKӋ7K{QJ7LQ (&,7 Thảo Quốc Gia 2015 Điện Tử, Truyền Thông Công Nghệ Thông Tin (ECIT 2015) (4) EL ( x) log x x Tương tự vậy, việc xấp xỉ hàm mũ thực phép xấp xỉ sau: DSP Hơn nữa, việc thực thi phần cứng đòi hỏi người thiết kế phải xem xét vấn đề hiệu sử dụng tài nguyên phần cứng, tốc độ sai số phép xấp xỉ A Tính tốn hàm logarithm hàm mũ phương pháp chênh lệch tuyến tính cận đối xứng Việc thực thi tính tốn hiệu cho hàm logarithm hàm mũ đặc biệt quan trọng cần thiết ứng dụng nhận dạng tiếng nói, nâng cao chất lượng tiếng nói đặc biệt xử lý sử dụng hệ số lai (HNS: hybrid number system) để khai thác ưu điểm hai loại số đếm tuyến tính thơng thường hệ số logarithm [1] Các xử lý HNS cho thấy hiệu xử lý, đặc biệt công suất tiêu thụ, ứng dụng xử lý tín hiệu số, xử lý ảnh video [2] Hình cho thấy phân bố tài nguyên tiêu tốn cho xử lý HNS điển hình [1] khối tính tốn logarithm (LOGC: logarithmic converter) hàm ngược logarithm (ALOGC: anti-logarithmic converter) hay hàm mũ chiếm tới 64% tổng lượng tài nguyên sử dụng toàn xử lý Vì vậy, việc nâng cao hiệu thực thi biến đổi cải thiện đáng kể hiệu năng, hiệu sử dụng tài nguyên công suất tiêu thụ xử lý (5) 2x | x Và hàm lỗi xác định sau: E A ( x) x x (6) Hình mơ tả hàm lỗi Mitchel (Mitchel error) cho hàm logarithm (EL) hàm mũ (EA) Có thể thấy đồ thị hai hàm lỗi có dạng giống Vì thế, báo này, nhóm tác giả tập trung vào trình bày phương pháp xấp xỉ cho hàm logarithm phương pháp áp dụng tương tự cho hàm mũ Từ đó, sơ đồ khối mạch tính tốn logarithm tổ chức hình khối LODE (Leading one detector and encoder) thực chức phát bit có trọng số cao N mã hoá nhị phân để tính n, khối INV dịch nối tiếp (Barrel shifter) có nhiệm vụ tính phần thập phân (x) cho phần tính hàm xấp xỉ (để tính log2(1+x)) Mitchell error 0.1 E 0.08 E A L 0.06 0.04 0.02 0 0.1 0.2 0.3 0.4 0.5 x 0.6 0.7 0.8 0.9 Hình Hàm lỗi Mitchell xấp xỉ hàm logarithm hàm mũ Hình Phân bố tài nguyên phần cứng cho xử lý HNS N W Khơng tính tổng qt, ta xét số ngun khơng dấu N số ln biểu diễn dạng: N 2n x LODE k k (1) Barrel Shifter Vì vậy, hàm log2(.) tính sau: n log x n INV với ≤ x < log N z k l x log2(1+x) l F Hình Sơ đồ khối tổng quát mạch phần cứng thực tính hàm logarithm (2) Giá trị n phần nguyên kết (4-bit với trường hợp N dạng 16-bit), tính cách phát bit có trọng số cao N Giá trị n dạng mã hoá nhị phân vị trí bit có trọng số cao N (ví dụ vị trí bit 13 n = 1101) Hình mơ tả phương pháp xấp xỉ hàm EL điển hình sử dụng bốn đường gấp khúc đề xuất báo [6] Trong [7], nhóm tác giả đưa phương pháp cận đối xứng (quasi-symmetrical method) để thực xấp xỉ hàm logarithm hàm mũ cách thay cho việc xấp xỉ trực tiếp hàm lỗi (EL hay EA) xấp xỉ hàm trung bình EM theo cơng thức (7) Do EM có dạng đối xứng thể hình 6, số đoạn hàm xấp xỉ giảm nửa, giúp giảm độ phức tạp phần cứng mạch tính xấp xỉ hàm logarithm Với phương pháp xấp xỉ đơn giản (theo Mitchell), phần thập phân log2(1+x) xấp xỉ bậc nhất: (3) log x | x Để tăng độ xác người ta dùng bảng tra (LUT) để bù lỗi phép xấp xỉ đơn giản Bảng LUT chứa giá trị làm tròn độ sai lệch giá trị thật giá trị xấp xỉ: EM ( x) 268 EL x EL x (7) Hội+ӝL7KҧR4XӕF*LDYӅĈLӋQ7ӱ7UX\ӅQ7K{QJYj&{QJ1JKӋ7K{QJ7LQ (&,7 Thảo Quốc Gia 2015 Điện Tử, Truyền Thông Công Nghệ Thông Tin (ECIT 2015) Để khắc phục nhược điểm phương pháp trước đây, báo [7], thuật tốn tối ưu tham số cho mạch tính xấp xỉ hàm logarithm hàm mũ đề xuất hệ số góc (slope cơng thức tổng quát (8) đường bậc tổng quát) chọn theo giá trị dạng 2i để phép nhân thực thi phép dịch đơn giản y = slope * x + offset 0.09 0.08 0.07 0.06 0.05 0.04 0.03 0.02 0.01 -0.01 (8) Hình mơ tả thuật tốn tối ưu cho xấp xỉ cận đối xứng hai đoạn cho nửa dải giá trị x, bao gồm hai bước Tại bước (step 1), thuật toán quét dải giá trị hệ số góc hàm xấp xỉ bậc để chọn giá trị tối ưu cho Sau đó, bước (step 2) gán lại giá trị hệ số góc tới giá trị dạng 2i lân cận quét dải giá trị để chọn giá trị tối ưu độ dịch (offset công thức (8)) Giá trị độ dịch xác định tương ứng với giá trị peak_point (hình 7) tọa độ trục tung điểm x = 0,5 Ứng với cặp giá trị tham số tìm được, ta có hàm xấp xỉ tiềm (candidate, kí hiệu hình 7) Bảng I thể kết thuật tốn tối ưu hóa này, áp dụng cho trường hợp hàm logarithm (LOGC) hàm mũ (ALOGC) MaxDiff thể giá trị cực đại hàm chênh lệch giá trị định kích thước bảng LUT Bảng II trình bày kết thực hóa phương pháp này, có so sánh với phương pháp khơng có tối ưu tham số [6] Kết cho thấy, việc áp dụng thuật toán tối ưu tham số giúp giảm lượng tài nguyên sử dụng (thể thông qua diện tích chip ASIC sử dụng) 19% so với phương pháp khơng có tối ưu tham số Giá trị độ trễ ADP (tích lượng tài nguyên với độ trễ) 22% 37% Hình mơ tả kết tính tốn lỗi xấp xỉ phương pháp cận đối xứng Matlab Kết cho thấy giá trị lỗi trung bình 2,3×10-4 lỗi cực đại 8,0×10-4, tương đương với phương pháp [6] E (x) L E (1-x) L E (x) M (E -E )(x) M 0.1 0.2 0.3 0.4 L 0.5 0.6 x 0.7 0.8 0.9 Hình Phương pháp cận đối xứng đề xuất xấp xỉ hàm EL cho tính tốn hàm logarithm phần cứng Peak_pointH 0.09 0.08 0.09 0.08 0.07 Peak_pointL 0.06 0.07 0.06 0.05 0.05 Candidate 0.04 Candidate 0.04 0.03 0.03 0.02 0.02 0.01 0.01 Offset1H 0 -0.01 -0.01 Offset1L 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5 Step Step x x Hình Thuật tốn tối ưu hóa tham số phần cứng xấp xỉ hàm logarithm BẢNG I KẾT QUẢ TỐI ƯU THEO THUẬT TỐN HAI BƯỚC Hàm LOGC Hình trình bày qui trình kiểm chứng (verification) lõi IP thực tính tốn hàm phức tạp ứng dụng DSP Các mẫu hình (pattern) đầu vào tạo FPGA, đưa tới mạch kiểm tra chip ASIC Kết thực lõi IP đưa tới máy sóng (oscilloscope) để kiểm tra số tham số định thời (timing) độ trễ tính tốn chẳng hạn phân tích logic (logic analyzer) để kiểm tra chức năng, kết hợp với phần mềm Matlab máy tính thơng qua file đầu dạng csv phân tích logic ALOC Bước Slope1 Offset1 Slope2 Offset2 0,2332 0,008 0,728 0,0341 0,25 0,004 0,0625 0,0518 0,2617 0,006 0,0891 0,0495 0,25 0,003 0,125 0,0305 MaxDiff 0,0089 (1/112) 0,0101 (1/99) 0,0072 (1/139) 0,0075 (1/133) BẢNG II KẾT QUẢ THỰC HIỆN BỘ TÍNH LOGARITHM 16-BIT TRÊN THƯ VIỆN ASIC CÔNG NGHỆ CMOS 0,18μM Phương pháp Bảng LUT trực tiếp Phương pháp MTM Trong [6] Phương pháp có tối ưu tham số 0.08 Diện tích (×103 μm2 ) 32,6 23,4 9,4 7,6 Độ trễ (ns) 12,2 13,0 10,3 8,0 ADP (×103) 397,7 304,2 96,8 60,8 0.06 B Tính tốn hàm sine ứng dụng tổ hợp tần số trực tiếp dạng số (DDFS) EL 0.04 Hàm xấp xỉ Giá trị chênh lệch 0.02 Trong tổ hợp tần số trực tiếp (DDFS: direct digital frequency synthesizer) [10], việc tính tốn (xấp xỉ) hàm sine có vai trị quan trọng định độ xác chất lượng tín hiệu tạo tổ hợp tần số Như hình 10, khối tính toán hàm sine sử dụng biến đổi pha-biên độ DDFS có nhiệm vụ tính giá trị hàm sine ứng với giá trị pha đầu vào 0 0.2 0.4 x 0.6 0.8 Hình Hàm xấp xỉ EL theo [6] 269 Hội+ӝL7KҧR4XӕF*LDYӅĈLӋQ7ӱ7UX\ӅQ7K{QJYj&{QJ1JKӋ7K{QJ7LQ (&,7 Thảo Quốc Gia 2015 Điện Tử, Truyền Thông Công Nghệ Thông Tin (ECIT 2015) (add) Bảng LUT lưu sẵn giá trị hàm chênh lệch cộng cuối tạo giá trị sine cần tính Kết thực thi ban đầu FPGA [10] cho thấy ưu điểm phương pháp chênh lệch thực hóa hàm sine ứng dụng DDFS, mô tả bảng IV Trong báo này, thiết kế DDFS sử dụng phương pháp chênh lệch tuyến tính tối ưu tổng hợp thư viện ASIC công suất thấp công nghệ CMOS 65nm nhằm hướng tới ứng dụng cho thiết bị di động mang mặc (wearable devices) Kết thực hóa ASIC, thể bảng V, cho thấy DDFS cho phép tiết kiệm tài nguyên sử dụng (khoảng 2,1 kgate) công suất tiêu thụ với tần số hoạt động phù hợp với ứng dụng phổ biến Hình Kết mơ Matlab giá trị lỗi xấp xỉ hàm logarithm EL(x) dùng phương pháp cận đối xứng Oscilloscope N Tích lũy pha M N-2 Biến đổi pha-biên độ Bù pha Kết định thời Bù biên độ MSB2 Tới DAC MSB1 Hình 10 Khối tính hàm sine DDFS Bảng mạch Chip Bộ phân tích logic BẢNG III THAM SỐ THIẾT KẾ MẠCH XẤP XỈ THEO PHƯƠNG PHÁP CHÊNH LỆCH TUYẾN TÍNH VỚI SỐ LƯỢNG ĐOẠN KHÁC NHAU .csv file Bộ tạo đầu vào dạng số (FPGA) Số đoạn Matlab (PC) Kết kiểm tra Hình Qui trình kiểm chứng lõi IP tính tốn hàm phức tạp DSP Max (Sine-f(D)) Số bit giảm LUT 0.0490 (1/20) 0.0220 (1/45) 5 0.0120 (1/83) 0.0080 (1/125) 0.0058 (1/172) 6 Giá trị hàm chênh lệch Đường đoạn Đường đoạn Trong phương pháp chệnh lệch tuyến thực xấp xỉ hàm sine, giá trị pha góc ¼ thứ chu kì hình sine (ứng với giá trị góc pha 0-π/2 rad) chia thành số khoảng hàm sine xấp xỉ đường bậc Bằng việc lựa chọn tối ưu tham số hàm xấp xỉ bậc phân đoạn với số lượng đoạn khác nhau, thơng qua thuật tốn tối ưu để cực tiểu hóa giá trị cực đại hàm chênh lệch, Max (Sine-f(D)) f(D) hàm xấp xỉ bậc nhất, mơ tả bảng III, kích thước LUT giảm xuống giúp giảm độ phức tạp phần cứng Ở đây, số đoạn lựa chọn tăng số đoạn lên 5, số lượng bit từ nhớ lưu trữ LUT không thay đổi thể bảng III Hình 11 cho thấy giá trị tối đa hàm chênh lệch, Max (Sinef(D)), phương pháp đề xuất [10] nhóm tác giả, với đoạn tuyến tính, so sánh với phương pháp dùng đoạn tuyến tính [9] Hình 12 thể sơ đồ khối mạch tính tốn hình sine DDFS từ giá trị pha đầu vào (P) Khối so sánh lựa chọn thực so sánh giá trị P với số định trước để lựa chọn tham số hàm tuyến tính (ứng với khoảng chia giá trị P) Mạch shift-add logic thực chức tính tốn hàm bậc tuyến tính (bậc nhất) ứng với tham số chọn sử dụng mạch dịch (shift) cộng Pha chuẩn hóa cho góc ¼ thứ Hình 11 Hàm chênh lệch xấp xỉ đường tuyến tính P So sánh lựa chọn Shift-Add Logic + Sine LUT Hình 12 Sơ đồ khối chi tiết mạch tính hàm sine sử dụng phương pháp chênh lệch, ứng dụng cho DDFS 270 Hội+ӝL7KҧR4XӕF*LDYӅĈLӋQ7ӱ7UX\ӅQ7K{QJYj&{QJ1JKӋ7K{QJ7LQ (&,7 Thảo Quốc Gia 2015 Điện Tử, Truyền Thông Công Nghệ Thơng Tin (ECIT 2015) Hình 13 thể netlist layout thiết kế DDFS sử dụng khối tính tốn hàm sine áp dụng phương pháp chênh lệch tuyến tính đoạn với tham số tối ưu trên, sử dụng thư viện ASIC công nghệ CMOS 65nm Bảng V trình bày kết thực hóa thiết kế DDFS cơng suất tiêu thụ ước lượng DDFS khoảng 40μW, cho phép ứng dụng hệ thống DSP hệ thống viễn thông hệ thiết bị IoT (Internet of things) đòi hỏi hiệu sử dụng lượng cao IV. QUI TRÌNH THIẾT KẾ CÁC HÀM PHỨC TẠP TRONG DSP Hình 14 mơ tả đề xuất qui trình thiết kế tổng quát thực xấp xỉ hóa hàm phức tạp DSP sử dụng thư viện lõi IP cứng tính tốn hàm phức tạp cho hệ thống DSP theo phương pháp chênh lệch thuật toán tối ưu tham số thiết kế trình bày Bằng việc sử dụng thư viện tạo lõi IP tối ưu với công cụ tự động sinh mã nguồn mô tả phần cứng (HDL) cho hàm này, việc thực thi phép tính tốn tăng tốc với lượng tài nguyên phần cứng phát sinh tối thiểu Một công cụ phần mềm hỗ trợ thiết kế tự động phát triển để tạo mô tả HDL khối tính tốn hàm phức tạp DSP, với tiêu kỹ thuật hệ thống cho phép xuất mơ tả HDL cho tồn hệ thống Từ mơ tả HDL này, lõi IP sử dụng để cấu hình cho thiết bị khả trình FPGA hay thực hóa thư viện chuẩn ASIC BẢNG IV KẾT QUẢ THỰC THI BỘ DDFS TRÊN FPGA THEO CÁC PHƯƠNG PHÁP KHÁC NHAU Phương pháp Chênh lệch Sine-phase Chênh lệch tuyến tính đoạn [9] Chênh lệch tuyến tính đoạn [10] Kích thước bảng LUT LUT (bit) 3854 2560 1536 Tỉ số nén 50:1 70:1 117,3:1 Số lượng slices FPGA sử dụng 146 176 136 Chỉ tiêu kỹ thuật hệ thống Lõi IP (dạng thư viện thiết kế) BẢNG V KẾT QUẢ HIỆN THỰC HĨA BỘ DDFS TRÊN THƯ VIỆN ASIC CƠNG NGHỆ CMOS 65NM Thiết kế Công nghệ Điện áp nguồn cấp Diện tích mạch (Area) phần cell chuẩn Tần số clock tối đa Công suất tiêu thụ (ước lượng tần số clock 100 MHz) Công cụ tự động thiết kế DDFS CMOS 65nm 0,5V 72,7×103 μm2 107,8 MHz 40 μW Mơ tả HDL Cấu hình FPGA Thực thi ASIC Hình 14 Qui trình thiết kế hệ thống DSP sử dụng thư viện lõi IP hàm toán học FPGA ASIC (a) V. KẾT LUẬN Trong báo này, chúng tơi trình bày phương pháp chênh lệch thực xấp xỉ hàm phức tạp ứng dụng DSP Việc sử dụng phương pháp này, kết hợp với thuật toán tối ưu tham số thiết kế giúp tạo lõi phần cứng xấp xỉ hàm phức tạp cách hiệu độ xác cao Trong nghiên cứu tiếp theo, áp dụng khối tính tốn hàm tốn học trình bày báo vào hệ thống DSP thực tế (như xử lý tiếng nói, xử lý ảnh dải động cao HDR), phát triển xử lý HNS cho ứng dụng DSP tiêu thụ điện thấp xây dựng thư viện lõi IP hàm phức tạp cho hệ thống DSP LỜI CẢM ƠN Nhóm tác giả xin chân thành cảm ơn Trung tâm Đào tạo thiết kế VLSI (VDEC) thuộc Đại học Tokyo, Nhật Bản, với hãng Synopsys Inc ROHM CO LTD, hỗ trợ công cụ hỗ trợ thiết kế, chế tạo vi mạch cho nội dung nghiên cứu báo (b) Hình 13 Netlist sau tổng hợp công cụ Synopsys Design Compiler (a) layout vi mạch sử dụng công cụ Synopsys IC Compiler (b) cho thiết kế DDFS với thư viện ASIC công nghệ CMOS 65nm 271 Hội +ӝL7KҧR4XӕF*LDYӅĈLӋQ7ӱ7UX\ӅQ7K{QJYj&{QJ1JKӋ7K{QJ7LQ (&,7 Thảo Quốc Gia 2015 Điện Tử, Truyền Thông Công Nghệ Thông Tin (ECIT 2015) TÀI LIỆU THAM KHẢO [7] Van-Phuc Hoang and Cong-Kha Pham, “Novel Quasi-Symmetrical Approach for Efficient Logarithmic and Anti-logarithmic Converters,” Proc VDE-IEEE 8th Conference on Ph.D Research in Microelectronics & Electronics (PRIME2012), pp.111-114, Jun 2012 [8] M.B Sullivan and E.E Swartzlander, “Truncated Logarithmic Approximation,” Proc 2013 21st IEEE Symposium on Computer Arithmetic (ARITH), pp.191-198, Apr 2013 [9] Li-Wen Hsu and Dah-Chung Chang, “Design of Direct Digital Frequency Synthesizer with high ROM Compression Ratio,” Proc 12th IEEE International Conference on Electronics, Circuits and Systems (ICECS2005), pp.1-4, Dec 2015 [10] Van-Phuc Hoang and Cong-Kha Pham, “An Improved Linear Difference Method with High ROM Compression Ratio in Direct Digital Frequency Synthesizer,” IEICE Trans Fundamentals of Electronics, Communications and Computer Sciences, vol E94.A, no 3, pp 995998, Mar 2011 [1] Byeong-Gyu Nam, Hyejung Kim and Hoi-Jun Yoo, “A low-power unified arithmetic unit for programmable handheld 3-D graphics systems,” IEEE J Solid-State Circuits, vol 42, no 8, pp.1767-1778, Aug 2007 [2] Tsung-Ching Lin, Shin-Kai Chen, Chih-Wei Liu, “A low-error and Rom-free logarithmic arithmetic unit for embedded 3D graphics applications,” Proc 2013 International Symposium on VLSI Design, Automation, and Test (VLSI-DAT), pp.1-4, Apr 2013 [3] Jérémie Detrey and Florent de Dinechin, “A VHDL library of LNS operators,” in Proc 37th Asilomar Conference on Signals, Systems & Computers, vol 2, pp 2227-2231, Nov 2003 [4] Florent de Dinechin and Arnaud Tisserand, “Multipartite table methods,” IEEE Trans Comput., vol 54, no 3, pp 319-330, Mar 2005 [5] J N Mitchell, “Computer multiplication and division using binary logarithms,” IEEE Trans Electron Comput., vol 11, no.11, pp 512-517, Aug 1962 [6] R Gutierrez and J Valls, “Low cost hardware implementation of logarithm approximation,” IEEE Trans Very Large Scale Integr (VLSI) Syst., vol 19, no 12, pp 2326-2330, Dec 2011 272 ... Quốc Gia 2015 Điện Tử, Truyền Thông Công Nghệ Thông Tin (ECIT 2015) Phương Pháp Chênh Lệch Trong Hiện Thực Hóa Các Hàm Phức Tạp Trên ASIC Cho Các Hệ Thống DSP Sái Văn Thuận, Hồng Văn Phúc Trần Văn... thiết kế hàm toán học ứng dụng hệ thống DSP Cuối cùng, phần V phần kết luận báo III. ỨNG DỤNG PHƯƠNG PHÁP CHÊNH LỆCH THỰC HIỆN XẤP XỈ MỘT SỐ HÀM PHỨC TẠP TRONG DSP PHƯƠNG PHÁP CHÊNH LỆCH TRONG. .. phần LUT D(x) hàm (hay tổng nhiều hàm) bậc (gọi phương pháp chênh lệch tuyến tính), hàm bậc cao (gọi phương pháp chênh lệch bậc cao) Trong phương pháp chênh lệch tuyến tính, hàm D(x) hàm kết hợp